| 主权项 |
1.一种半导体记忆体,该半导体记忆体具有复数之记忆体单元,以列及行来安排,该记忆体包含:一排感知放大器,配置于一第一大致矩形之中,该矩形区具有一长度平行于该列,具备有在该排中之各感知放大器配置于一相结合之行之一感知放大器区之内;复数之放大器,藉至少一驱动器来驱动,该复数放大器之各放大器配置于一配对之互补位元线之间且位于该感知放大器区之内;该至少一驱动器系位于该感知放大器区之内且横向地延伸至该行之方向;以及一MDQ开关,位于该感知放大器区之中,该感知放大器区占有一相对应于该至少一驱动器之列的空间。2.如申请专利范围第1项之半导体记忆体,其中该至少一驱动器系画分为为一第一部分及一第二部分,该第一部分系配置于一第一区之中,该第二部分系配置于该感知放大器区之中。3.如申请专利范围第2项之半导体记忆体,其中该第二部分系分段于互补之配对位元线之间。4.如申请专利范围第3项之半导体记忆体,其中该MDQ开关系分段且配置于该第二部分之所分段部分中。5.如申请专利范围第1项之半导体记忆体,其中该驱动器系一NSET驱动器而该MDQ开关则配置于一N-放大器区之中。6.如申请专利范围第1项之半导体记忆体,其中该驱动器系一PSET驱动器而该MDQ开关则配置于一P-放大器区之中。7.一种半导体记忆体,该半导体记忆体具有复数之记忆体单元,以列及行来安排,该记忆体包含:一排感知放大器,配置于一第一大致矩形区之中,该矩形区具有一长度平行于该列,具备有在各该排中之各感知放大器配置于一相结合之行之一感知放大器区之内;复数之P-放大器,藉至少一PSET驱动器来驱动,该复数之P-放大器之各放大器配置于一配对之互补位元线之间且位于该感知放大器区之内;该至少一PSET驱动器系位于该感知放大器区之内且横向地延伸至该行之方向,该PSET驱动器具有分段之部分配置互补之配对位元线之间;以及一MDQ开关,位于该P-放大器区之中,在一相对应于所分段部分间之该PSET驱动器之列的空间内。8.如申请专利范围第7项之半导体记忆体,其中该复数之P-放大器系复数之N-放大器,藉位于一N-放大器区内之至少一NSET驱动器来驱动,而该MDQ开关则位于该N-放大器区内,在一相对应于所分段部分间之该NSET驱动器之列的空间内。图式简单说明:第一图系一用于半导体记忆体之习知技术感知放大器之布局之平面图示;第二图系第一图中所示之习知技术区域22之一分解平而图示,显示一感知放大器排之接合区及若干行;第三图系一习知技术概略图,显示具有用于各NSET驱动器之各源极,汲极及闸接之接点的N-放大器区中所设置之N-放大器及NSET驱动器,及显示重新定线之位元线;第四图系一习知技术概略图,显示具有用于各PSET驱动器之各源极,汲极及闸极之接点的P-放大器区中所设置之P-放大器及PSET驱动器,及显示重新定线之位元线;第五图系行之习知技术概略图,显示感知放大器电路,具备有布感知放大器之放大器区外面之PSET驱动器及NSET驱动器;第六图系行之概略图,显示感知放大器电路,具备在感知放大器之放大器内部之PSET驱动器及NSET驱动器;第七图系一概略图,显示一N-放大器区,具备有减少数目之用以连接复数NSET驱动器至全体金属线之接点,及显示具有重新定线最少化之位元线;第八图系一概略图,显示一P-放大器区,具备有减少数目之用以连接复数PSET驱动器至全体金属线之接点,及显示具有重新定线最少化之位元线;第九图系一N-放大器区取平行于及在互补配对位元线间之横截而图示,显示NSET驱动器与N-放大器间共用之扩散区;第十图系一P-放大器区取平行于及在互补配对位元线间之横截而图示,显示PSET驱动器与P-放大器间共用之扩散区;以及第十一图系一感知放大器排之平面图示,显示一分配于放大端区中之驱动器及显示一分配于区段之驱动器间之MPQ开关。 |
