| 主权项 |
1.一种用来增强感测边限的感测电路,包括:a.一个用来供应记忆胞之操作电压的记忆胞致能电路,以第一与第二致能信号为基础;b.一个由记忆胞致能电路之输出电压操作,在正常之读出操作时,用来检测上述记忆胞之临限电压的检测电路;c.一个用来提高上述检测电路之输出电压的第一验证电路,以上述记忆胞之临限电压及第一控制信号为基础;d.一个用来降低上述检测电路之输出电压的第二验证电路,以上述记忆胞之临限电压及第二控制信号为基础。2.如申请专利范围第1项所述之增强感测边限的感测电路,其中所述之记忆胞致能电路包括:a.连接在Vcc端与节点之间,并由该第一致能信号操作的第一PMOS电晶体;b.连接在该节点与该记忆单元之间,并由该第二致能信号操作的第二PMOS电晶体;以及c.连接在节点与接地之间,并由该第一致能信号操作的NMOS电晶体。3.如申请专利范围第1项所述之增强感测边限的感测电路,其中所述之检测电路包括PMOS电晶体与NMOS电晶体,两者连接Vcc端与接地之间;该PMOS电晶体与NMOS电晶体根据该记忆单元致能电路之输出电压而操作。4.如申请专利范围第1项所述之增强感测边限的感测电路,其中所述之第一验证电路包括:a.第一反相器,接收该第一控制信号;b.NOR逻辑间,接收该第一反相器之输出信号与该记忆单元致能电路之电压;c.第二反相器,接收该NOR逻辑闸之输出信号;以及d.PMOS电晶体,连接在Vcc端与该检测电路之输出端之间,并由该第二反相器之输出信号而操作。5.如申请专利范围第1项所述之增强感测边限的感测电路,其中所述之第二验证电路包括:a.NAND逻辑闸,接收该记忆单元致能电路和该第二控制信号之输出电压;b.反相器,接收该NAND逻辑闸之输出信号;c.NMOS电晶体,连接该在该检测电路之输出端与接地之间,并由该反相器之输出信号而操作。图式简单说明:第一图所示系根据本发明之增强感测边限之感测电路。 |
