| 主权项 |
1.一种半导体记忆装置,其主要是针对一具有包含第1与第2负载电晶体,以及第1与第2驱动电晶体在内之记忆单元的半导体记忆装置,其特征在于,备有:具有主表面的半导体基板;被形成在上述主表面,而成为上述第1负载电晶体之活性领域的第1负载电晶体活性领域;被形成在上述主表面,而成为上述第2负载电晶体之活性领域的第2负载电晶体活性领域;被形成在上述主表面,而成为上述第1驱动电晶体之活性领域的第1驱动电晶体活性领域;被形成在上述主表面,而成为上述第2驱动电晶体之活性领域的第2驱动电晶体活性领域;被形成在上述主表面,而用于分离上述第1负载电晶体活性领域与上述第1驱动电晶体活性领域之第1元件分离领域;从上述第1负载电晶体活性领域上延伸到上述第1驱动电晶体的活性领域上,且成为上述第1负载电晶体以及上述第1驱动电晶体之闸极的第1导电层及;在上述第1元件分离领域上,从上述第1导电层分歧,而在电气上与上述第2驱动电晶体活性领域的第2导电层,而位在上述第1元件分离领域上的上述第2导电层的宽度,则较上述第1导电层的宽度为小,更者,则备有在电气上与上述第1负载电晶体连接,通过上述第2负载电晶体活性领域上,更者,则延伸到上述第2驱动电晶体活性领域上,而成为上述第2负载电晶体以及上述第2驱动电晶体之闸极的第3导电层。2.如申请专利范围第1项之半导体记忆装置,备有位在上述第1驱动电晶体活性领域侧,而被形成在上述第2导电层之侧面的侧壁绝缘膜,而位在上述第1元件分离领域上的上述第2导电层与上述第1驱动电晶体活性领域的距离,则较在形成上述记忆单元之上述第1.第2以及第3导电层的图案时之对位误差(aligument error)与上述侧壁绝缘膜的宽度的和为大。3.如申请专利范围第1项之半导体记忆装置,位在上述第1元件分离领域上之上述第2导电层与上述第1负载电晶体活性领域的距离,则较位在上述第1元件分离领域上的上述第2导电层与上述第1驱动电晶体活性领域之距离为小。4.如申请专利范围第1项之半导体记忆装置,由上述第1以及第2导电层所构成的图案呈h的形状,而上述第3导电层的图案呈7的形状。5.如申请专利范围第1项之半导体记忆装置,在上述第1负载电晶体活性领域中,在电气上与上述第3导电层连接的接点(contact)领域之活性领域的宽度,则较其他部分的宽度为大。6.如申请专利范围第1项至第5项之任一项之半导体记忆装置,系一包含上述记忆单元的记忆单元阵列,备有被形成在上述主表面,而用于分离上述记忆单元阵列之第1行的记忆单元与第2行的记忆单元的第2元件分离领域,上述第2行的记忆单元的第1.第2以及第3的导电图案,则是一将上述第1行的记忆单元的第1.第2以及第3导电层的图案,以垂直于上述主表面的轴为中心而旋转180度的图案。7.如申请专利范围第1项至第5项之任一项之半导体记忆装置,系一包含上述记忆单元的记忆单元阵列,备有被形成在上述主表面,而用于分离上述记忆单元阵列之第1行的记忆单元与第2行的记忆单元的第2元件分离领域,而上述第2行之记忆单元的第1.第2以及第3的导电层的图案,与上述第1行之记忆单元的第1.第2以及第3导电层的图案则为镜像的关系。8.一种半导体记忆装置,其主要是针对一具有包含第1与第2负载电晶体,以及第1与第2驱动电晶体在内之记忆单元的半导体记忆装置,其特征在于,备有:具有主表面的半导体基板;被形成在上述主表面,而成为上述第1负载电晶体之活性领域的第1负载电晶体活性领域;被形成在上述主表面,而成为上述第2负载电晶体之活性领域的第2负载电晶体活性领域;被形成在上述主表面,而成为上述第1驱动电晶体之活性领域的第1驱动电晶体活性领域;被形成在上述主表面,而成为上述第2驱动电晶体之活性领域的第2驱动电晶体活性领域;被形成在上述主表面,而用于分离上述第1负载电晶体活性领域与上述第1驱动电晶体活性领域之第1元件分离领域;从上述第1负载电晶体活性领域上延伸到上述第1驱动电晶体的活性领域上,且成为上述第1负载电晶体以及上述第1驱动电晶体之闸极的第1导电层及;在上述第1元件分离领域上,从上述第1导电层分歧,而在电气上与上述第2驱动电晶体活性领域的第2导电层,位在上述第1元件分离领域上之上述第2导电层的宽度为上述第2导电层之在加工尺寸规则上的最小尺寸宽度,更者,则备有在电气上与上述第1负载电晶体连接,通过上述第2负载电晶体活性领域上,更者,则延伸到上述第2驱动电晶体活性领域上,而成为上述第2负载电晶体以及上述第2驱动电晶体之闸极的第3导电层。9.如申请专利范围第8项之半导体记忆装置,备有位在上述第1驱动电晶体活性领域侧,而被形成在上述第2导电层之侧面的侧壁绝缘膜,而位在上述第1元件分离领域上的上述第2导电层与上述第1驱动电晶体活性领域的距离,则较在形成上述记忆单元之上述第1.第2以及第3导电层的图案时之对位误差(aligument error)与上述侧壁绝缘膜的宽度的和为大。10.如申请专利范围第8项之半导体记忆装置,位在上述第1元件分离领域上之上述第2导电层与上述第1负载电晶体活性领域的距离,则较位在上述第1元件分离领域上的上述第2导电层与上述第1驱动电晶体活性领域之距离为小。11.如申请专利范围第8项之半导体记忆装置,由上述第1以及第2导电层所构成的图案呈h的形状,而上述第3导电层的图案呈7的形状。12.如申请专利范围第8项之半导体记忆装置,在上述第1负载电晶体活性领域中,在电气上与上述第3导电层连接的接点(contact)领域之活性领域的宽度,则较其他部分的宽度为大。13.如申请专利范围第8项至第12项之任一项之半导体记忆装置,系一包含上述记忆单元的记忆单元阵列,备有被形成在上述主表面,两用于分离上述记忆单元阵列之第1行的记忆单元与第2行的记忆单元的第2元件分离领域,上述第2行的记忆单元的第1.第2以及第3的导电图案,则是一将上述第1行的记忆单元的第1.第2以及第3导电层的图案,以垂直于上述主表面的轴为中心而旋转180度的图案。14.如申请专利范围第8项至第12项之任一项之半导体记忆装置,系一包含上述记忆单元的记忆单元阵列,备有被形成在上述主表面,而用于分离上述记忆单元阵列之第1行的记忆单元与第2行的记忆单元的第2元件分离领域,上述第2行的记忆单元的第1.第2以及第3导电层的图案,与上述第1行的记忆单元的第1.第2以及第3导电层的图案,则为镜像的关系。15.一种半导体记忆装置之制造方法,其主要是针对一具有包含第1以及第3负载电晶体,与第1以及第2驱动电晶体之记忆单元的半导体记忆装置之制造方法,其特征在于:在半导体基板的主表面形成元件分离领域,第1负载电晶体活性领域、第2负载电晶体活性领域,第1驱动电晶体活性领域以及第2驱动电晶体活性领域的过程;形成用于覆盖上述主表面的导电层的过程及;对上述导电层实施图案,而形成第1.第2以及第3导电层的过程,上述第1导电层系从上述第1负载电晶体活性领域上延伸到上述第1驱动电晶体活性领域上,上述第1导电层系由上述第1负载电晶体以及上述第l驱动电晶体的闸极,上述第2导电层系一在上述元件分离领域上从上述第1导电层分歧者,且延伸到上述第2驱动电晶体活性领域上,位在上述元件分离领域上的上述第2导电层的宽度较上述第1导电层的宽度为小,上述第3导电层系从上述第2负载电晶体活性领域上延伸到上述第2驱动电晶体活性领域上,上述第3导电层系由上述第2负载电晶体以及上述第2驱动电晶体的闸极所构成,半导体记忆装置之制造方法更备有:在电气上使上述第2导电层与上述第2驱动电晶体活性领域连接的过程及;在电气上使上述第3导电层与上述第1负载电晶体活性领域连接的过程。16.如申请专利范围第15项之半导体记忆装置之制造方法,备有在上述第2导电层的侧面形成侧壁绝缘膜的过程。17.如申请专利范围第16项之半导体记忆装置之制造方法,对上述导电层实施图案的过程是使位在上述元件分离领域上的上述第2导电层与上述第1驱动电晶体活性领域的距离,成为较在形成上述记忆单元之上述第1.第2以及第3导电层时之对位误差的値与上述侧壁绝缘膜的宽度的和为大。18.如申请专利范围第15项之半导体记忆装置之制造方法,对上述导电层实施图案的过程是一使位在上述元件分离领域上的上述第2导电层的宽度成为上述第2导电层之在加工尺寸规则上的最小尺寸宽度。19.如申请专利范围第15项之半导体记忆装置之制造方法,对上述导电层实施图案的过程是使位在上述元件分离领域上之上述第2导电层与上述第1负载电晶体活性领域的距离成为较位在上述元件分离领域上的上述第2导电层与上述第1驱动电晶体活性领域的距离为小。20.如申请专利范围第15项之半导体记忆装置之制造方法,形成上述第1负载电晶体活性领域的过程,则是在上述第1负载电晶体活性领域之中,使在电气上与上述第3导电层连接之接点领域的活性领域的宽度较其他部分的宽度为大。图式简单说明:第一图系表本发明之第1实施形态之SRAM之记忆单元阵列之元件形成层的一部分的平面图。第二图系表本发明之第1实施形态之SRAM的阱(well)之图案的平面图。第三图系表于在本发明之第1实施形态之SRAM中所使用的矽基板的主表面上形成阱之图案的状态的平面图。第四图系表本发明之第1实施形态之SRAM之活性领域以及场氧化领域之图案的平面图。第五图系表于在本发明之第1实施形态之SRAM中所使用的矽基板的主表面上形成活性领域以及场氧化领域之图案的状态的平面图。第六图系表本发明之第1实施形态之SRAM的字元线以及记忆单元形成领域之第1导电层,第2导电层,第3导电层的图案的平面图。第七图系表于在本发明之第1实施形态之SRAM中所使用之矽基板的主表面上形成字元线以及记忆单元形成领域之第1导电层,第2导电层,第3导电层之图案的状态的平面图。第八图系表本发明之第1实施形态之SRAM之接触孔(contact hole)之图案的平面图。第九图系表本发明之第1实施形态之SRAM之汲极连接配线,接触垫之图案的平面图。第十图系表于本发明之第1实施形态之SRAM中所使用之矽基板的表面上形成汲极连接配线之图案的状态的平面图。第十一图系表本发明之第1实施形态之SRAM之接触孔的图案的平面图。第十二图系表本发明之第1实施形态之SRAM之配线,接触垫之图案的平面图。第十三图系表于在本发明之第1实施形态之SRAM中所使用之矽基板的主表面上形成配线之图案的一部分之状态的平面图。第十四图系表本发明之第1实施形态之SRAM之经由孔(via hole)之图案的平面图。第十五图系表本发明之第1实施形态之SRAM之位元线的图案的平面图。第十六图系表本发明之第1实施形态之SRAM之记忆单元阵列之配线的一部分的平面图。第十七图系表本发明之第1实施形态之SRAM的等效电路图。第十八图系将第一图以及第十六图所示之SRAM的记忆单元沿着A-A线而切断的断面图。第十九图系表呈现第一图所示之活性领域之端部的平面图。第二十图系表本发明之第2实施形态之SRAM的记忆单元阵列之元件形成层的一部分的平面图。第二十一图系表将第二十图所示之SRAM的记忆单元,沿着A-A线而切断的断面图。第二十二图系表本发明之第3实施形态之SRAM之记忆单元阵列之元件形成层之一部分的平面图。第二十三图系表本发明之第3实施形态之SRAM之活性领域以及场氧化领域之图案的平面图。第二十四图系表于在本发明之第3实施形态之SRAM中所使用之矽基板的主表面上形成活性领域以及场氧化领域之图案的状态的平面图。第二十五图系表本发明之第3实施形态之SRAM之字元线以及记忆单元形成领域之第1导电层,第2导电层,第3导电层之图案的平面图。第二十六图系表于在本发明之第3实施形态之SRAM中所使用之矽基板的主表面上形成字元线以及记忆单元形成领域之第1导电层,第2导电层,第3导电层的图案的状态的平面图。第二十七图系表将第二十二图所示之SRAM的记忆单元,沿着B-B线而切断的断面图。第二十八图系表将第二十二图所示之SRAM的记忆单元,沿着C-C线而切断的断面图。第二十九图系表将第一图所示之SRAM的记忆单元,沿着B-B线而切断的断面图。第三十图系表将第一图所示之SRAM的记忆单元,沿着C-C线而切断的断面图。第三十一图系表本发明之第4实施形态之SRAM之记忆单元阵列之元件形成层之一部分的平面图。第三十二图系表习知之SRAM之记忆单元的平面图。第三十三图系表第三十二图中之SRAM之记忆单元,沿着A-A线而切断的断面图。第三十四图系表当形成第1导电层,第2导电层,第3导电层时,在y轴方向的掩罩对位发生偏移时之记忆单元的平面图。第三十五图系表第三十四图中之SRAM的记忆单元,沿着A-A线而切断的断面图。第三十六图系表呈现第三十二图之活性领域之端部的平面图。 |
