| 主权项 |
1.一种避免静电放电破坏之导架,应用于包括一半导体晶片之一积体电路封装;该导架包括:一导架主体;复数第一接脚,用以连接该导架主体与该积体电路;以及复数第二未接脚,于该导架主体上形成仅保留最外之一端部。2.如申请专利范围第1项所述之该导架,其中,该至少一第二接脚业经完全移除。3.一种避免静电放电破坏之晶片载具,应用于包括一半导体晶片之一积体电路封装;该晶片载具包括:一晶片载具主体;复数第一线迹,用以连接该晶片载具主体与该积体电路;以及复数第二未接线迹,于该晶片载具主体上形成仅保留最外之一端部。4.如申请专利范围第3项所述之该晶片载具,其中,该至少一未接线迹未定义于该晶片载具上。5.如申请专利范围第3项所述之该晶片载具,其中,该晶片载具包含一陶瓷基板。6.如申请专利范围第3项所述之该晶片载具,其中,该晶片载具包含一塑胶带。7.如申请专利范围第3项所述之该晶片载具,其中,该晶片载具包含一印刷电路板材料。图式简单说明:第1图系显示一积体电路封装导架之接脚布局图;第2图系显示一积体电路封装导架之接脚布局之放大图示;第3图系显示第二接脚缩小后、一积体电路封装导架之接脚布局之放大图示;第4图系显示第二接脚移除后、一积体电路封装导架之接脚布局之放大图示;第5图系显示一晶片载具配线迹布局图;以及第6图系显示显示未接线迹移除后、一晶片载具之放大图示。 |
