| 主权项 |
1.一种脉冲驱动器,系使用于同步DRAM电路中,其包含:一输送机构,由一输入信号驱动;一延迟机构,由输入信号驱动;及一开关机构,连接至输送机构之一输出终端,以响应延迟机构之输出信号,其中输出终端之电压位准由延迟机构产生之输出信号之脉冲宽度决定。2.一种脉冲驱动器,包含:第一及第二CMOS反相器,系彼此串联,用以分别将一接收到之脉冲信号反相;第一反相延迟单元,以将耦合至第一CMOS反相器之输入信号延迟及相位移;第一调整装置,连接至第一CMOS反相器之输出终端,以调整第一CMOS反相器之输出信号以响应第一反相延迟单元之输出信号;第二反相延迟单元,以将一信号延迟及相位移,该信号系自第一CMOS反相器输出且输入至第二CMOS反相器;及第二调整装置,连接至第二CMOS反相器之输出终端,以调整第二CMOS反相器之输出信号以响应第二反相延迟单元之输出信号。3.如申请专利范围第2项之脉冲驱动器,其中第一反相延迟单元包括奇数个串联之反相器。4.如申请专利范围第2项之脉冲驱动器,其中第二反相延迟单元包括奇数个串联之反相器。5.如申请专利范围第2项之脉冲驱动器,其中第一调整装置利用一PMOS电晶体,其尺寸大于第一CMOS反相器之PMOS电晶体之尺寸。6.如申请专利范围第2项之脉冲驱动器,其中第二调整装置利用一NMOS电晶体,其尺寸大于第二CMOS反相器之NMOS电晶体之尺寸。7.一种脉冲驱动器,包含:第一反相延迟单元,供将一输入信号延迟及相移;第一调整装置,供调整第一输出信号之电压位准以响应输入信号;第二调整装置,连接在源电压终端及第一调整装置之间,供调整第一输出信号之电压位准以响应得自第一反相延迟单元之输出信号;第一锁住单元,以锁住第一输出信号之电压位准;第二反相延迟单元,供将耦合至该处之第一输出信号延迟及相移;第三调整装置,供调整第二输出信号之电压位准以响应第一输出信号;第四调整装置,连接在地电压终端及第三调整装置之间,供调整第二输出信号之电压位准以响应第二反相延迟单元产生之输出信号;及第二锁住单元,供锁住第二输出信号之电压位准。8.如申请专利范围第7项之脉冲驱动器,其中第一反相延迟单元包括奇数个串联反相器。9.如申请专利范围第7项之脉冲驱动器,其中第一调整装置利用一MOS电晶体。10.如申请专利范围第7项之脉冲驱动器,其中第二调整装置利用一MOS电晶体。11.如申请专利范围第7项之脉冲驱动器,其中第一锁住单元之尺寸小于第一及第二调整装置之尺寸。12.如申请专利范围第7项之脉冲驱动器,其中第二反相延迟单元包括奇数个串联之反相器。13.如申请专利范围第7项之脉冲驱动器,其中第三调整装置利用一MOS电晶体。14.如申请专利范围第7项之脉冲驱动器,其中第四调整装置利用一MOS电晶体。15.如申请专利范围第7项之脉冲驱动器,其中第二锁住单元之尺寸较第三及第四调整装置之尺寸为小。图式简单说明:图1显示一种传统脉冲驱动器;图2为说明本发明之第一实施例之脉冲驱动器;图3提供一图2中之脉冲驱动器之作业时序图;图4叙述本发明第二实施例之一脉冲驱动器;及图5代表图4中脉冲驱动器之作业时序图。 |
