半导体装置及电晶体

摘要

本发明有关于场效型电晶体、半导体装置，特别是有关于半导体记忆(体)元件，以及制造方法。其代表性之一例为，一种半导体装置，具有：由源极区域、汲极区域及连接该源极区域及该汲极区域之由半导体材料所成之第1通道区域、及控制上述第1通道区域之电位之第1闸极电极，且上述第1通道区域系设于绝缘膜上之第1电晶体，及由源极区域、汲极区域及连接该源极区域及汲极区域之由半导体材料所成之第2通道，以及控制上述第2通道区域之电位之第2闸极，具有介着上述第2通道区域与静电电容而配置之电荷蓄积区域之第2电晶体，上述第2电晶体之源极区域系连接于源极线，上述第1电晶体之源极区域及汲极区域之一端系连接于上述第2电晶体之电荷蓄积区域，上述第1电晶体之源极区域或汲极区域之另一端系连接于数据线，为其特征者。以及一种电晶体，具有由源极区域、汲极区域及连接该源极区域与该汲极区域之由半导体材料所成之第1通道区域，及控制上述第1通道区域之电位之第1闸极电极，上述第1通道区域系设于绝缘膜上，且设于上述源极区域与上述汲极区域之上面之高度位置，为其特征者。

主权项

1.一种半导体装置,具有:由源极区域、汲极区域、及连接该源极区域及该汲极区域之由半导体材料所成之第1通道区域,及控制上述第1通道区域之电位之第1闸极电极,且上述第1通道区域系设于绝缘膜上之第1电晶体,及由源极区域、汲极区域、及连接该源极区域及该汲极区域之由半导体材料所成之第2通道区域,以及控制上述第2通道区域之电位之第2闸极,具有,介着上述第2通道区域与静电电容而配置之电荷蓄积区域之第2电晶体,上述第2电晶体之源极区域系连接于源极线,上述第1电晶体之源极区域或汲极区域之一端系连接于上述第2电晶体之电荷蓄积区域,上述第1电晶体之源极区域或汲极区域之另一端系连接于数据线,为其特征者。2.如申请专利范围第1项所述之半导体装置,其中连接于上述数据线之第1电晶体之源极区域或汲极区域与上述第2电晶体之源极区域之间之距离系,较连接于上述数据线之第1电晶体之源极区域或汲极区域与上述第2电晶体之汲极区域之间之距离为短者。3.如申请专利范围第1项所述之半导体装置,其中上述第2电晶体之闸极电极之宽与上述第1电晶体之通道之宽系实质上相等者。4.如申请专利范围第1项所述之半导体装置,其中上述第2电晶体构造之闸极电极之宽与上述第2电晶体构造之电荷蓄积区域之宽系实质的相等者。5.一种半导体装置,属于至少具有由二水准之厚度之闸极绝缘膜所成之电晶体;该半导体装置之周边电路系具有,至少并不是上述闸极绝缘膜之最薄之绝缘膜之闸极绝缘膜之电晶体;在于同一晶片上备有写入用之场效型电晶体及读取用之场效型之电晶体之记忆元件部;上述记忆元件部乃藉由读取用场效型晶体之临阻値电压变化而可能读出,经由写入用场效型电晶体所输出入之电荷量之半导体装置中,其特征为:构成上述周边电路之电晶体之闸极绝缘膜厚度,与上述记忆元件之读出电晶体之闸极绝缘膜厚度系相等之厚度者。6.如申请专利范围第5项之所述之半导体装置,其中上述写入用电晶体之通道系设于绝缘膜上者。7.如申请专利范围第6项之所述之半导体装置,其中上述写入电晶体之通道乃,设于与上述写入电晶体之源极或汲极区域之上端之相同之高度者。8.如申请专利范围第5项之所述之半导体装置,其中上述写入用之场效型电晶体之通道之膜厚为5nm以下者。9.一种半导体装置,以如申请专利范围第1项之所述之半导体装置为记忆部区域而构成行列状的配置之记忆体阵列,而在上述记忆部区域之每1记忆单元地记忆2位元以上之资讯为其特征者。10.一种电晶体,具有:由源极区域、汲极区域、及连接该源极区域与该汲极区域之由半导体材料所成之第1通道区域,及控制上述第1通道区域之电位之第1闸极电极,上述第1通道区域系设于绝缘膜上,且设于上述源极区域与上述汲极区域之上面之高度之位置,为其特征者。图式简单说明:第1图(a)(b)(c)系说明本发明之实施例1之半导体装置之图。第2图(a)(b)系说明本发明之实施例1之半导体装置之制造方法之图。第3图(a)(b)系说明本发明之实施例1之半导体装置之写入电晶体之制造方法之图。第4图(a)(b)系说明本发明之实施例1之写入电晶体之通道加工方法之断面图。第5图(a)(b)系说明本发明之实施例1之半导体装置之制造方法之图。第6图(a)(b)系说明本发明之实施例1之半导体装置之制造方法之图。第7图系说明本发明之实施例1之半导体装置之阵列构成之图。第8图(a)(b)系说明本发明之实施例2之半导体装置之制造过程之图。第9图(a)(b)系说明本发明之实施例2之半导体记忆体元件之制造过程之断面图。第10图(a)(b)(c)系说明本发明之实施例2之半导体装置之制造方法之断面图。第11图(a)(b)(c)系说明本发明之实施例2之半导体装置之制造方法之断面图。第12图(a)(b)(c)系说明本发明之实施例2之半导体装置之制造方法之断面图。第13图(a)(b)系说明本发明之实施例2之半导体装置之制造方法之上面图。第14图(a)(b)系说明本发明之实施例2之半导体装置之制造方法之上面图。第15图(a)(b)系说明本发明之实施例2之半导体装置之制造过程之上面图。第16图系说明本发明之实施例2之半导体装置之记忆体阵列构成之上面图。第17图系说明本发明之实施例2之半导体装置之记忆体阵列构成之上面图。第18图系说明本发明之实施例2之半导体装置之记忆体阵列构成之上面图。第19图系说明本发明之实施例2之半导体装置之记忆体阵列构成之等效电路图。第20图系说明本发明之实施例2之半导体装置之其他实施形态之记忆体阵列构成之上面图。第21图系说明本发明之实施例2之半薄体装置之其他实施形态之记忆体阵列构成之等效电路图。第22图(a)(b)系表示本发明之实施例3之半导体装置之制造过程之断面图。第23图系说明本发明之实施例3之半导体装置之记忆体单元阵列构成之上面图。第24图系说明本发明之实施例3之半导体装置之记忆体单元阵列构成之等效电路图。第25图系说明本发明之实施例4之半导体装置之记忆体单元之各记忆状态之电流电压特性之图。第26图系表示本发明之实施例之半导体装置之包含周边电路之记忆体部份之构成之图。第27图系表示本发明之实施例之半导体装置之制造过程之断面图。第28图(a)(b)系表示于本发明之实施例5所说明电晶体之基本构成之图。第29图(a)(b)系表示于本发明之实施例5所说明之电晶体之基本构成之平面图。第30图(a)(b)系表示于本发明之实施例6所说明之半导体装置之制造过程之上面图。第31图系表示于本发明之实施例6所说明之半导体装置之制造过程之上面图。