大规模半导体逻辑器件

摘要

多相位时钟信号从时钟信号输入针通过至少三级缓冲电路传送到分散在芯片上的大量负载电路。第一级缓冲电路设置在输入针附近，而第二级缓冲电路设置在芯片的中心部分。在接连的两级缓冲电路之间进行等长度布线，并且对应于各相位的某级缓冲电路中的每一个连接相同数目的后级缓冲电路、以便提供相同的电阻和电容。还在末级缓冲电路与对应的负载电路之间进行等长度布线，并且每个末级缓冲电路连接相同数目的负载电路。这样，在各时钟信号通路中形成相等的时间延迟。

主权项

1、一种设置在一块芯片上的、由许多具有不同相位的时钟信号操作的大规模半导体逻辑器件，其特征在于： (A)用于接收所述许多时钟信号的许多输入端子， (B)许多由至少三级电路串联构成的缓冲电路，这些电路连接到所述许多输入端子中的每一个，在这些电路中，第一级缓冲电路设置在所述各输入端子附近并与它们连接，而第二级缓冲电路设置在芯片的中心部分并且与所述第一级缓冲电路连接，以及 (C)通过所述许多缓冲电路接收所述许多时钟信号的许多负载电路，所述许多负载电路连接到所述许多缓冲电路的末级缓冲电路；在所述第二级各缓冲电路和所述末级各缓冲电路之间，进行属于两个接连级的各缓冲电路之间的布线、使得它们之间的通路长度基本上相等并且某一级缓冲电路中的每一个连接到相同数目的下一级缓冲电路；以及在末级各缓冲电路和各负裁电路之间进行布线、使得它们之间的通路长度基本上相等并且末级各缓冲电路中的每一个与相同数目的负载电路连接。