| 主权项 |
1﹒一位址产生电路系用以产生记忆体位址,将数据及对此数据错误侦测或修正所需之同位符号所组成之多数符号语以各记号逐次存入前述之记忆体,前述位址产生电路系对应前述错误修正符号之解码产生位址而供各记号之读出;其特征为:上述错误修正符号语,乃由于将上述数据以各个记号排成所定之排列,并由于根据此排列而附加上述之同位符号而所构成,而且,具有:至少根据前述错误修正符号语之记号顺序,而将各记号在前述排列中之记号位置加以演算之第一演算电路;以及至少根据由上述第一演算电路所输出之记号位置,而将各记号对于前述记忆器之位址加以演算之第二演算电路者。2﹒如申请专利范围第1项中所记载之位址产生电路,其中;该第一演算电路系具有,能根据错误修正符号语之顺序以及错误修正符号语之记号之顺序,而将各记号排列中之记号位置加以演算之结构者。3﹒如申请专利范围第2项中所记载之位址产生电路,其中;该第一演算电路系具有,为将其输出记号位置利用于下一个记号之记号位置之演算所需之回授环路(Feed─Backloop)者。4﹒如申请专利范围第3项中所记载之位址产生电路,其中;该第一演算电路系含有根据排列所订定之常数产生电路(Constantgeneratingcircuit)者。图示简单说明第1图至第16图系用以说明本发明之位址产生电路的各种图,各图之内容则如下:第1图‥﹒表示本发明之位址产生电路的电路图。第2图及第3图‥﹒表示与P符号用位址之产生有关部分之电路者。第4图、第5图、第6图、第7图、第8图以及第9图‥﹒表示与Q符号用位址之产生有关部分之电路者。第10图‥﹒P符号之位址产生之时序图(Timingchart)。第11图‥﹒Q符号之位址产生之时序图第12图‥﹒表示CD─ROM系统概要之方块图。第13图‥﹒表示缓冲(Buffer)用RAM之说明图。第14图及第15图‥﹒表示符号话之排列者。第16图‥﹒表示符号语之解码顺序的说明图。第17图‥﹒表示以往应用仅读记忆器(ROM)的位址生方式者。 |
