| 主权项 |
1. 一种积体记忆电路包含:一记忆体阵列,具有多个铁电记忆体单元格被安排成行成列;位址输入用来接收该记忆体阵列之第一列的一位址;一存取电路用来存取该记忆体阵列之一列;一位址锁住电路用来将该记忆体阵列之第一列的位址锁住,并防止该记忆体阵列之第二列被存取。2. 如申请专利范围第1项之积体记忆体电路,其中该位址保护电路更包含:一检出电路以便检出该位址输入之一转变;及一位址检出锁住电路以便使该检出电路不作动。3. 如申请专利范围第1项之积体记忆体电路,其中该位址锁住电路包含:一正反器耦合至该位址输入;及一闩锁电路电子式地位于该正反器与该位址输入之间,以便闩住该正反器。4. 如申请专利范围第2项之积体记忆体电路,其中该检出电路包含:多个比较器电路被连接到该些位址输入之每一个,以便将该些位址输入一个现在的状态与该些位址输入之一个先前的状态作比较;及一产生器电路被连接到该些比较器电路,以便产生一信号用来致能该位址检出锁住电路。5. 如申请专利范围第2项之积体记忆体电路,其中该位址检出锁住电路包含:一正反器被耦合在该位址输入与该检出电路之间;及一闩锁电路电子式地位于该正反器与该位址输入之间,以便闩住该正反器。6. 一种积体静态记忆体电路包含:一记忆体阵列具有多个铁电记忆体单元格被安排成列成行;一控制器;多个位址输入用以接收列位址;一存取电路被耦合至该些位址输入,以便反应于一接收的列位址而存取一列;及一位址保护电路被连接到该控制器,包含:一检出电路被耦合到该位址输入,以便检出在该接收到的列位址中之一转变;一位址检出锁住电路被连接到该检出电路,以便选择性地使该检出电路不能作动;及一位址锁住电路被连接到该控制器,以便选择性地闩住该记忆体阵列之第一列的位址,并防止该记忆体阵列之第二列被存取。7. 一种方法用以读取一铁电记忆体,该方法包含的步骤有:存取位于第一记忆体位址之铁电记忆体单元格;禁止位于第二记忆体位址之铁电记忆体单元格之存取;读取位于该第一记忆体位址之诸铁电记忆体单元格所储存之资料;恢复从该些铁电记忆单元格所读取之资料;及致能位于一第二记忆体位址之诸铁电记忆体单元格之存取。8. 一种用来保护储存在一铁电记忆体中之资料的方法,该记忆体具有多个铁电记忆体单元格被安排成行成列,多条位址输入线用以接收列位址,及检出电路被耦合至该些位址输入线,以便检出在所接收的列位址之转变,该方法包含的步骤有:接收位于该位址输入线上之第一列的第一位址;使该检出电路不能作动;及读取位于该第一列之诸铁电记忆体单元格内所储存之资料。9. 如申请专利范围第8项之方法更包含下列步骤:致能一位址锁住电路以便闩住该第一列之第一位址;恢复由该些铁电记忆体单元格所读取的资料,而该些单元格位于第一列;及使该些位址锁住电路不能作动。10. 如申请专利范围第8项之方法更包含下列步骤致能该检出电路;利用该检出电路而检出位于该些址输入线之第二列的第二位址之接收;及反应于该检出电路而恢复从位于第一列之铁电记忆体单元格所读取的资料。图示简单说明:图1系一铁电电容器之磁滞曲线;图2系一老化的铁电电容器之磁滞曲线;图3系一铁电记忆体,于每一记忆体单元格中具有两个电容器;图4系一铁电记忆体阵列之一部分,具有一折叠位元线结构及单一端参考电路;图5系合并本发明之一记忆体的方块图;图6系一铁电记忆体阵列之一部分,具有如图4所示之一折叠位元线结构及单一端参考电路图7系图5之位址缓冲器电路的概略图;图8系图6之位址检出电路的概略图;图9系图6之位址转换锁住电路之概略图;图10系图6之位址锁住电路之概略图;图11系图6之时钟信号电路之概略图;图12系图6之一记忆体单元格之读取操作的时序图;图13系一时钟的板线存取操作之概略图;及 |
