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<P>La présente invention concerne un circuit de restitution de bits transmis par un signal (S) asynchrone, comprenant un comparateur (14) du niveau du signal à un seuil de discrimination (Vref); un circuit d'échantillonnage (18) prenant plusieurs échantillons de la sortie du comparateur pour chaque intervalle de temps correspondant à un bit; un circuit (22) pour générer un signal d'analyse (A) à une fréquence sensiblement égale à la vitesse de transmission des bits; et un circuit d'analyse (20, 24) pour corriger le seuil de discrimination en fonction de la différence de deux valeurs de phase ( PHI10, PHI01) correspondant aux relations de phase par rapport au signal d'analyse de deux transitions consécutives des échantillons, et/ou corriger la phase du signal d'analyse par rapport à la transmission des bits en fonction des deux dites valeurs de phase.</P>
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