| 主权项 |
1.一种设计积体电路之方法,包含下列各步骤:将一部分的电路分割成若干功能单元;选择一组虚拟随机测试资料格式;设计该等单元以使该等虚拟随机资料格式可测试每一单元;将一记忆体提供给每一单元;在该积体电路上提供一测试模式,用以同时耦合该等测试资料格式到该等单元;耦合每一单元之输出到每一单元之记忆体;以及提供一个自记忆体读取资料之机制。2.如申请专利范围第1项之方法,包含下列步骤:在制造该积体电路之前,利用该等测试资料格式验证该等单元之设计。3.一种积体电路,包含:复数个功能单元,每一单元包含一特征暂存器(signature register),用以记录该单元对输入信号之回应;一滙流排,用以接收测试资料格式之预定组,并以平行方式将该等测试资料格式耦合到每一单元;当施加同一组虚拟随机测试资料格式作为每一单元之输入信号时,该单元系回应该组虚拟随机测试资料格式;以及一测试机制,用以读取该等特征暂存器之内容。4.如申请专利范围第3项之积体电路,其中该滙流排系用以接收测试资料格式之预定组及用以于施加一测试模式信号到该积体电路时,选择以平行方式将该等测试资料格式耦合到该等单元。5.如申请专利范围第4项之积体电路,其中系以串联方式将该等特征暂存器(signature register)耦合到该积体电路上的一端点,用以于该端点读取该等特征暂存器之内容。6.如申请专利范围第5项之积体电路,其中每一特征暂存器(signature register)都包含线性回授。7.如申请专利范围第3,4,5或6项之任一项之积体电路,其中该等测试资料格式系为虚拟随机。8.一种将可测试性提供给积体电路之方法,包含下列各步骤:选择一组虚拟随机测试资料格式,而每一资料格式包含复数个位元;将一部分的该积体电路分割成复数个功能单元;保证该等测试资料格式可测试每一功能单元;将该等测试资料格式施加到该积体电路,使每一单元接收到每一资料格式的某些位元;储存若干代表每一单元对该等位元的回应之信号;以及检查代表该等回应的该等储存信号。9.如申请专利范围第8项之方法,其中施加测试资料格式之步骤包含下列步骤:藉由一个演算法产生该等测试资料格式。10.如申请专利范围第9项之方法,其中该储存信号之步骤包含在各特征暂存器(signature register)中之储存。11.一种在一积体电路中用于测试该积体电路之改良式方法,该积体电路包含复数个多重输入特征暂存器(signature register),用以储存对各输入测试资料格式之回应,该方法包含下列各步骤:将至少一部分的该积体电路分割成若干功能单元,每一功能单元系耦合到一特征暂存器(signature register),用以将其输出提供给该特征暂存器(signature register);保证同一组测试资料格式可测试每一单元;同时将该同一组测试资料格式施加到该等单元,且回应储存每一单元之输出到其各别的特征暂存器(signature register);以及在已将该等测试资料格式施加到该等单元之后,检查该等特征暂存器(signatureregister)之内容。12.如申请专利范围第11项之方法,其中该组测试资料格式系为虚拟随机。13.如申请专利范围第12项之方法,其中系由一演算法产生该等虚拟随机资料格式。14.一种改良之积体电路,用以测试此积体电路,该积体电路包含复数个功能单元,该积体电路包含:一滙流排,该滙流排于一测试模式被选择时将施加到该电路的各输入测试资料格式导向每一单元;每一单元系被耦合,以便自该滙流排接收输入的测试资料格式,并处理该等测试资料格式,而提供输出信号;每一单元所设的一储存装置,用以自其各别的单元接收输出信号,该储存装置将一测试特征提供给其各别的单元;以及耦合到该储存装置的读出装置,用以自每一单元读出该等测试特征。图式简单说明:第一图是本发明的测试方法之高阶流程图。第二图是一习用技术微处理器之方块图。第三图是第二图所示微处理器经过本发明的改良后之方块图。第三图所示微处理器的各单元间之连接系用于微处理器的正常(非测试)作业。第四图仍然是第二图所示微处理器经过本发明的改良后之方块图。然而,此时微处理器的各单元间之连接系用于测试。第五图示出根据本发明的测试,其中系同时测试复数个微处理器。第六图示出第二图所示微处理器经过本发明的改良(其中包括特征暂存器)后之一个功能单元。第七图是用来说明如何将本发明的测试方法建入积体电路起始设计之电气示意图。第八图是第七图所示内建本发明测试方法的一替代实施方式之电气示意图。 |
