| 主权项 |
1.一种半导体记忆装置,其包含有:记忆单元阵列,被配列具有叠层浮动闸极及控制闸极之二层闸极构造的复数个非挥发性记忆单元者;以及自动写入控制电路,基于写入命令输入,用以指定成为前述记忆单元阵列中之资料写入对象的一个或复数个记忆单元以自动控制写入处理者;其中前述自动写入控制电路,系在开始执行自动写入时首先进行写入检验,随后并就前述写入检验之结果写入所需之记忆单元反覆进行写入及写入检验,直到写入完成为止。2.如申请专利范围第1项之半导体记忆装置,其中前述自动写入控制电路,系按照前述写入和写入检验之反覆次数而控制注入至前述浮动闸极之注入电荷量者。3.如申请专利范围第2项之半导体记忆装置,其中前述注入电荷量之控制,系依控制写入脉冲之时间宽幅而进行者。4.一种半导体记忆装置,其具备有:记忆单元阵列,被配列具有叠层浮动闸极及控制闸极之二层闸极构造的复数个非挥发性记忆单元者;以及自动抹除控制电路,指定成为前述记忆单元阵列中之资料抹除对象的复数个记忆单元以自动控制抹除处理者;其中前述自动抹除控制电路,系在开始执行自动抹除时首先进行抹除检验,并就前述抹除检验之结果抹除所需之记忆单元反覆进行抹除及抹除检验以至抹除完成为止。5.如申请专利范围第4项之半导体记忆装置,其中前述自动抹除控制电路,系更进一步进行抹除后之过度抹除位元线检测及过度抹除记忆单元之临限値的控制者。6.如申请专利范围第4项之半导体记忆装置,其中,在进行前述抹除及抹除检验之际,施加固定脉冲时间之抹除电压而在每次抹除时进行记忆单元之临限値是否为预定値以下之抹除检验,并反覆进行抹除及抹除检验以至所有的记忆单元之临限値被确认为预定値以下为止。7.一种半导体记忆装置,其具备有:记忆单元阵列,被配列具有叠层浮动闸极及控制闸极之二层闸极构造的复数个非挥发性记忆单元者;以及自动写入/抹除控制电路,基于抹除写入命令输入,用以指定成为前述记忆单元阵列中之资料抹除对象的一个或复数个记忆单元以自动控制处理者;其中前述自动写入/抹除控制电路,系首先进行抹除前写入之写入检检,若前述写入检验之结果抹除前写入为必要的话则反覆进行写入及写入检验以至写入完成为止,而在抹除前写入结束的时点上,进行抹除检验,之后反覆进行抹除和抹除检验动作以至抹除完成为止。8.如申请专利范围第7项之半导体记忆装置,其中前述记忆单元阵列,系由被分割于列方向之复数个记忆单元块所构成者。9.如申请专利范围第8项之半导体记忆装置,其中前述自动写入/抹除控制电路,系串行指定复数个记忆单元块且自动对被指定之记忆单之块内的复数个记忆单之控制处理者。10.如申请专利范围第7项之半导体记忆装置,其中前述自动写入/抹除控制电路,系更进一步进行抹除后之过度抹除位元线检测及过度抹除记忆单元之临限値的控制者。11.如申请专利范围第7项之半导体记忆装置,其中,在进行前述抹除前写入之际,为了对被指定之块内的所有的记忆单元进行写入而自动进行写入位址之往上计数者。12.如申请专利范围第7项之半导体记忆装置,其中,在进行前述抹除前写入之际,亦会对不良置换前之多余单元及不良置换后之本体单元进行抹除前写入者。13.如申请专利范围第7项之半导体记忆装置,其中,在进行前述抹除及抹除检验之际,施加固定脉冲时间之抹除电压,而在每次抹除时进行记忆单元之临限値是否为预定値以下之抹除检验,并反覆进行抹除及抹除检验以至所有的记忆单元之临限値被确认为预定値以下为止。14.如申请专利范围第13项之半导体记忆装置,其中前述自动写入/抹除控制电路,系在更进一步利用前述抹除检验确认所有的记忆单元之临限値为预定値以下之后,再进行作为过度抹除位元线检测处理之泄漏核对者。15.如申请专利范围第13项之半导体记忆装置,其中前述泄漏核对,系将所有的字线设定在0V,并选择1位址之位元线,藉由判定在被选择之位元线上是否有因过度抹除单元所造成的位元线泄漏而进行者。16.如申请专利范围第15项之半导体记忆装置,其中前述泄漏核对之结果为OK时就结束抹除顺序,而在前述泄漏核对之结果为NG时就执行作为过度抹除单元之临限値控制的自收敛处理者。17.如申请专利范围第16项之半导体记忆装置,其中前述自收敛处理,系在所有的字线保持于0V的状态下在选择位元线上以一定时间施加自收敛电压且将过度抹除单元之临限値提升至预定値以上为止者。18.如申请专利范围第16项之半导体记忆装置,其中前述自动写入/抹除控制电路,系在进行前述自收敛处理之后,再次进行前述泄漏核对,以判定前述自收敛是否被正确进行者。19.如申请专利范围第16项之半导体记忆装置,其中前述自动写入/抹除控制电路,系在执行前述自收敛处理之后,再次执行抹除检验以确认所有的记忆单元之临限値是否为预定値以下者。20.如申请专利范围第19项之半导体记忆装置,其中前述自动写入/抹除控制电路,系在进行前述自收敛处理后之抹除检验之际,在确认所有的记忆单元之临限値为预定値以下时就结束抹除顺序,而在确认一部分之记忆单元之临限値为预定値以上时,就再次进行抹除,且反覆进行自收敛处理及抹除以至泄漏核对、抹除检验皆被判断为OK为止者。图式简单说明:第一图系概略显示有关本发明之一实施形态之NOR型快闪EEPROM之整体构成的方块电路图;第二图系取出第一图中之记忆单元阵列中之NOR型单元之一部分而显示的电路图;第三图显示第一图中之快闪EEPROM中之自动写入顺序之流程一例的流程图;第四图显示第一图中之快闪EEPROM中之自动抹除顺序之整体流程(主路径)一例的流程图;第五图显示对于与第四图中之副路径1对应之本体单元的抹除前写入动作之流程一例的流程图;第六图显示对于与第四图中之副路径2对应之多余单元、本体不良置换单元的抹除前写入动作之流程一例的流程图;第七图显示对于与第四图中之副路径3对应之抹除、抹除检验动作之流程一例的流程图;第八图显示对于与第四图中之副路径4对应之泄漏核对、自收敛动作之流程一例的流程图。 |
