发明名称 可以改善静电放电防护效果的双端点电容耦合金属氧化场效电晶体
摘要 一种双端点电容耦合技术,可以使多指MOS的触发电压得以降低,并改善其内部MOS启动特性的一致性。在一较佳实施例中,每一MOS都为一NMOS元件。每个NMOS都包含一个电容,该电容连接于NMOS的闸极及焊垫端之间;一个第一电阻,连接于该MOS之闸极及p-井之间;以及一个第二电阻,连接于该MOS之p-井及接地之间。当有一个正的ESD电压脉冲来到VSS时,在ESD发生初期, NMOS元件的p-井电位将会被拉升到0.7伏特左右,使NMOS的源极接触面呈现顺向偏压,因此NMOS元件的触发电压降低了。在此同时,闸极电位将会被耦合到l到2伏特左右的范围内,使ESD防护元件内部的复数个NMOS元件之启动特性更趋于一致。
申请公布号 TW411606 申请公布日期 2000.11.11
申请号 TW087118727 申请日期 1998.11.11
申请人 华邦电子股份有限公司 发明人 林锡聪;王是琦
分类号 H01L23/60 主分类号 H01L23/60
代理机构 代理人 王至勤 台北巿大安区敦化南路二段二一八号五楼A区
主权项 1.一种ESD防护线路,用来降低一MOS元件的触发电压,并改善该MOS元件之启动特性,该ESD防护线路包括:一MOS元件,包含一源极、一汲极、一闸极、及一基材(bulk, body, substrate);一电容,连接于该MOS之闸极及一焊垫端之间;一第一电阻,连接于该MOS之间极及基材之间;以及一第二电阻,连接于该MOS之基材及一电源滙流排之间。2.如申请专利范围第1项所述之ESD防护线路,其中该线路更包含复数个并接(connected inparallel)的MOS元件,这些MOS元件电性连接在一起,以形成一种拥有类似启动特性之多指架构(multi-finger structure)。3.如申请专利范围第1项所述之ESD防护线路,其中该MOS为一NMOS,该MOS之汲极连接在该焊垫端及一缓冲级之间,该MOS之基材为一p-井区域,该MOS之源极连接至上述电源,其中上述电源为接地。4.如申请专利范围第1项所述之ESD防护线路,其中该MOS为一PMOS,该MOS之汲极连接在该焊垫端及一缓冲级之间,该MOS之基材为一n-井区域,该MOS之源极连接至上述电源,其中上述电源为VDD。5.如申请专利范围第1项所述之ESD防护线路,其中该线路更包括一第三电阻,该第三电阻连接于上述焊垫端及上述缓冲级之间。6.如申请专利范围第5项所述之ESD防护线路,其中该线路更包括一第二MOS,该第二MOS与上述之MOS元件并接,作为辅助性的ESD防护元件。7.如申请专利范围第3项所述之ESD防护线路,且该线路在ESD事件发生的过程中,上述p-井之电位约为0.7伏特,上述闸极之电位约在1.0到2.0伏特的范围内。8.一种ESD防护线路,用来降低一MOS元件的触发电压,并改善该MOS元件之启动特性,该ESD防护线路包括:一MOS元件,包含一源极、一汲极、一闸极、及一基材(bulk, body, substrate);一电容,连接于该MOS之闸极及一第一电源滙流排之间;一第一电阻,连接于该MOS之闸极及基材之间;以及第二电阻,连接于该MOS之基材及一第二电源滙流排之间。9.如申请专利范围第8项所述之ESD防护线路,其中该第一电源滙流排为一VDD滙流排,且该第二电源滙流排为一VSS滙流排。10.如申请专利范围第8项所述之ESD防护线路,其中该第一电源滙流排为一VDD滙流排,且该第二电源滙流排为接地。11.如申请专利范围第8项所述之ESD防护线路,其中该MOS之汲极连接到该第一电源滙流排,且该MOS之源极连接到该第二电源滙流排。12.如申请专利范围第8项所述之ESD防护线路,其中该第二电阻与上述之第一电阻相串接。13.一种积体电路的ESD防护线路,该ESD防护线路包括:一MOS元件,包含一源极、一汲极、一闸极、及一基材(bulk, body, base);其中该闸极藉由至少一电容与第一节点连接,该闸极藉由至少一电阻与第二节点连接;该基材藉由至少该电容与该第一节点连接,该基材藉由至少该电阻与该第二节点连接;而于ESD情况时该第一节点承受静电压力。14.如申请专利范围第13项所述之ESD防护线路,其中第一节点为该汲极。15.如申请专利范围第13项所述之ESD防护线路,其中第一节点与一IC焊垫成电连接状态。16.如申请专利范围第13项所述之ESD防护线路,其中第一节点与一第一电压滙流排连结。17.如申请专利范围第13项所述之ESD防护线路,其中第二节点为该源极。18.如申请专利范围第13项所述之ESD防护线路,其中第二节点与一第二电压滙流排连结。19.如申请专利范围第13项所述之ESD防护线路,其中该MOS元件为一NMOS电晶体,该基材为一P型井,该第二节点与Vss滙流排连结或与一接地端连接。20.如申请专利范围第13项所述之ESD防护线路,其中该MOS元件为一PMOS电晶体,该基材为一N型井,该第二节点与Vdd滙流排连结。21.如申请专利范围第13项所述之ESD防护线路,其中该MOS元件为一多闸极指部(multi-gate-finger)的MOS电晶体。22.如申请专利范围第13项所述之ESD防护线路,其中进一步包含一导电元件,供连接该闸极以及该基材。23.如申请专利范围第22项所述之ESD防护线路,其中该导电元件为一另一电阻。24.一种积体电路的ESD防护线路,该ESD防护线路包括:一MOS元件,包含一源极、一汲极、一闸极、及一基材(buIk, body, base);其中该闸极藉由至少一第一阻抗与第一节点连接,该闸极藉由至少一第二阻抗与第二节点连接;该基材藉由至少该第一阻抗与该第一节点连接,该基材藉由至少该第二阻抗与该第二节点连接;该第一阻抗包含一电容元件,而于ESD情况时该第一节点承受静电压力。25.如申请专利范围第24项所述之ESD防护线路,其中第一节点为该汲极。26.如申请专利范围第24项所述之ESD防护线路,其中第一节点与一IC焊垫成电连接状态。27.如申请专利范围第24项所述之ESD防护线路,其中第一节点与一第一电压滙流排连结。28.如申请专利范围第24项所述之ESD防护线路,其中第二节点为该源极。29.如申请专利范围第24项所述之ESD防护线路,其中第二节点与一第二电压滙流排连结。30.如申请专利范围第24项所述之ESD防护线路,其中该MOS元件为一NMOS电晶体,该基材为一P型井,该第二节点与Vss滙流排连结或与一接地端连接。31.如申请专利范围第24项所述之ESD防护线路,其中该MOS元件为一PMOS电晶体,该基材为一N型井,该第二节点与Vdd滙流排连结。32.如申请专利范围第24项所述之ESD防护线路,其中该MOS元件为一多闸极指部(multi-gate-finger)的MOS电晶体。33.如申请专利范围第24项所述之ESD防护线路,其中进一步包含一导电元件,供连接该闸极以及该基材。34.如申请专利范围第33项所述之ESD防护线路,其中该导电元件为一另一电阻。35.如申请专利范围第24项所述之ESD防护线路,其中该第二阻抗包含一电阻元件。36.一种连结一ESD防护电路的方法,ESD防护电路包括一MOS元件,此MOS元件包含一源极、一汲极、一闸极、及一基材,而于ESD情况时ESD防护电路的一第一节点及一第二节点之间承受一ESD静电压力,此方法包含:藉由至少一电容元件,将该闸极与该第一节点电连接;以电阻方式将该闸极与该基材电连结;以电阻方式将该基材与该第二节点电连结。37.一种连结一ESD防护电路的方法,ESD防护电路包括一MOS元件,此MOS元件包含一源极、一汲极、一闸极、及一基材,而于ESD情况时ESD防护电路的一第一节点及一第二节点之间承受一ESD静电压力,此方法包含:藉由至少一电容元件,将该闸极与该第一节点电连接;藉由至少一第一电阻元件,将该闸极与该基材电连结;藉由至少一第二电阻元件,将该基材与该第二节点电连结。38.如申请专利范围第36或37项所述之ESD防护线路,其中第一节点为该汲极。39.如申请专利范围第36或37项所述之ESD防护线路,其中第一节点与一IC焊垫成电连接状态。40.如申请专利范围第36或37项所述之ESD防护线路,其中第一节点与一第一电压滙流排连结。41.如申请专利范围第36或37项所述之ESD防护线路,其中第二节点为该源极。42.如申请专利范围第36或37项所述之ESD防护线路,其中第二节点与一第二电压滙流排连结。图式简单说明:第一图说明习知技术之多晶闸极指NMOS架构;第二图是图一之等效电路图;第三图说明习知技术之长闸极指架构;第四图是另一种习知技术之多晶闸极指NMOS架构;第五图是闸极耦合MOS(gate-coupled MOS)之等效电路图;第六图说明了本发明之第一实施例;第七图说明第六图双端点电容内部的寄生电容效应;第八图为本发明第二实施例的局部线路图。
地址 新竹科学工业园区研新三路四号