| 主权项 |
1.一种峰値撷取及校正电路,系为一数位电表讯号中峰値撷取与校准之电路,其系利用一积体电路以及一电容实施所述积体电路外接之电容,该积体电路中包括有一运算放大器以及一开关电路,所述运算放大器的输入端分别连接于返馈及进入一第一电压,所述运算放大器的输出端连接于所述开关电路,所述开关电路输出一第二电压,并与所述电容连接。2.如申请专利范围第1项所述之峰値撷取及校正电路,其中,所述开关电路包含有一电晶体,可提供足够大的电流对所述电容充电。3.如申请专利范围第2项所述之峰値撷取及校正电路,可更包含有一电阻,所述电阻与所述电晶体连接,避免所述第二电压会有超过的现象。4.如申请专利范围第3项所述之峰値撷取及校正电路,其中所述电晶体系为一N通道电晶体,所述运算放大器的非反相输入端进入所述第一电压,所述运算放大器的反相输入端与返馈连接,而所述运算放大器的输出端连接所述N通道电晶体的闸极。5.如申请专利范围第4项所述之峰値撷取及校正电路,其中所述N通道电晶体的汲极端接到电路中最高的电位,源极连接所述电阻一端,所述电阻另一端连接所述电容,所述电容接到电路中的一个低杂讯直流电压。6.如申请专利范围第5项所述之峰値撷取及校正电路,其中,在进入量测之前,所述第二电压设定成比有效量测范围的最低电位还要低的电位。7.如申请专利范围第6项所述之峰値撷取及校正电路,其中,在所述第一电压大于所述第二电压时,所述运算放大器的输出为"高"逻辑状态,所述N通道电晶体会导通,所述第二电压会跟随(follow)所述第一电压。8.如申请专利范围第7项所述之峰値撷取及校正电路,其中,当所述第一电压较所述第二电压为低时,所述运算放大器的输出为"低"逻辑状态,所述N通道电晶体关闭,所述电容将所述第二电压维持住。9.如申请专利范围第8项所述之峰値撷取及校正电路,其中,当所述第一电压再高于所述第二电压,所述第二电压又会再跟随所述第一电压。10.如申请专利范围第3项所述之峰値撷取及校正电路,其中,所述电晶体系为一P通道电晶体,所述运算放大器的非反相输入端进入所述第一电压,所述运算放大器的反相输入端与返馈连接,而所述运算放大器的输出端连接所述P通道电晶体的闸极。11.如申请专利范围第10项所述之峰値撷取及校正电路,其中,所述P通道电晶体的汲极端接到电路中最低的电位,源极连接所述电阻一端,所述电阻另一端连接所述电容,所述电容接到电路中的一个低杂讯直流电压。12.如申请专利范围第11项所述之峰値撷取及校正电路,其中,在进入量测之前,所述第二电压设定成比有效量测范围的最高电位还要高的电位。13.如申请专利范围第12项所述之峰値撷取及校正电路,其中,在所述第一电压小于所述第二电压时,所述运算放大器的输出为"低"逻辑状态,所述P通道电晶体会导通,所述第二电压会跟随(follow)所述第一电压。14.如申请专利范围第13项所述之峰値撷取及校正电路,其中,当所述第一电压较所述第二电压为高时,所述运算放大器的输出为"高"逻辑状态,所述P通道电晶体关闭,所述第二电压维持住。15.如申请专利范围第14项所述之峰値撷取及校正电路,其中,当所述第一电压再低于所述第二电压,所述第二电压又会再跟随所述第一电压。16.如申请专利范围第3项所述之峰値撷取及校正电路,其中,所述电晶体系为一P通道电晶体,所述运算放大器的反相输入端进入所述第一电压,所述运算放大器的非反相输入端与返馈连接,而所述运算放大器的输出端连接所述P通道电晶体的闸极。17.如申请专利范围第16项所述之峰値撷取及校正电路,其中,所述P通道电晶体的源极端接到电路中最高的电位,汲极连接所述电阻一端,所述电阻另一端连接所述电容,所述电容接到电路中的一个低杂讯直流电压。18.如申请专利范围第17项所述之峰値撷取及校正电路,其中,当所述第一电压大于所述第二电压时,所述运算放大器的输出为"低"逻辑状态,所述P通道电晶体会导通,所述第二电压可快速跟上所述第一电压。19.如申请专利范围第18项所述之峰値撷取及校正电路,其中,当所述第一电压较所述第二电压为低时,所述运算放大器的输出为"高"逻辑状态,所述P通道电晶体关闭,所述电容将所述第二电压的电压维持住。20.如申请专利范围第19项所述之峰値撷取及校正电路,其中,当所述第一电压再高于所述第二电压,所述第二电压又会再跟随所述第一电压。21.如申请专利范围第3项所述之峰値撷取及校正电路,其中,所述电晶体系为N通道电晶体,所述运算放大器的反相输入端进入所述第一电压,所述运算放大器的非反相输入端与返馈连接,而所述运算放大器的输出端连接所述N通道电晶体的闸极。22.如申请专利范围第21项所述之峰値撷取及校正电路,其中,所述N通道电晶体的源极端接到电路中最低的电位,汲极连接所述电阻一端,所述电阻另一端连接所述电容,所述电容接到电路中的一个低杂讯直流电压。23.如申请专利范围第22项所述之峰値撷取及校正电路,其中,所述N通道电晶体的基板(substrate)接到电路中最低的电位。24.如申请专利范围第23项所述之峰値撷取及校正电路,其中,在所述第一电压小于所述第二电压时,所述运算放大器的输出为"高"逻辑状态,所述N通道电晶体会导通,所述第二电压会快速跟随(follow)所述第一电压。25.如申请专利范围第24项所述之峰値撷取及校正电路,其中,当所述第一电压较所述第二电压为高时,所述运算放大器的输出为"低"逻辑状态,所述N通道电晶体关闭,所述第二电压维持住。26.如申请专利范围第25项所述之峰値撷取及校正电路,其中,当所述第一电压再低于所述第二电压,所述第二电压又会再跟随所述第一电压。27.一种数位电表讯号峰値撷取校准电路,其系利用一积体电路以及一电容实施,所述积体电路外接所述电容,所述积体电路包括有一运算放大器、一电晶体以及一电阻,所述运算放大器的反相输入端接到电路中的一个低杂讯直流电压,非反相输入端与返馈连接,而所述运算放大器的输出端连接所述电晶体的闸极,所述电晶体可提供足够大的电流对所述电容充电,所述电阻连接于所述电晶体与所述电容之间,避免一输出之第二电压会有超过的现象。28.如申请专利范围第27项所述之数位电表讯号峰値撷取校准电路,其中,所述电晶体系为P通道电晶体,所述P通道电晶体的源极端接到电路中最高的电位,汲极连接所述电阻一端,所述电阻另一端连接所述电容,所述电容接到电路中的一个低杂讯直流电压。29.如申请专利范围第28项所述之数位电表讯号峰値撷取校准电路,其中,当所述第一电压大于所述第二电压时,所述运算放大器的输出为"低"逻辑状态,所述P通道电晶体会导通,所述第二电压可快速跟上所述第一电压。30.如申请专利范围第29项所述之数位电表讯号峰値撷取校准电路,其中,当所述第一电压较所述第二电压为低时,所述运算放大器的输出为"高"逻辑状态,所述P通道电晶体关闭,所述电容将所述第二电压的电压维持住。31.如申请专利范围第30项所述之数位电表讯号峰値撷取校准电路,其中,当所述第一电压再高于所述第二电压,所述第二电压又会再跟随所述第一电压。32.如申请专利范围第27项所述之数位电表讯号峰値撷取校准电路,其中,所述电晶体系为N通道电晶体,所述N通道电晶体的源极端接到电路中最低的电位,汲极连接所述电阻一端,所述电阻另一端连接所述电容,所述电容接到电路中的一个低杂讯直流电压。33.如申请专利范围第32项所述之数位电表讯号峰値撷取校准电路,其中,所述N通道电晶体的基板(substrate)接到电路中最低的电位。34.如申请专利范围第33项所述之数位电表讯号峰値撷取校准电路,其中,在所述第一电压小于所述第二电压时,所述运算放大器的输出为"高"逻辑状态,所述N通道电晶体会导通,所述第二电压会快速跟随(follow)所述第一电压。35.如申请专利范围第34项所述之数位电表讯号峰値撷取校准电路,其中,当所述第一电压较所述第二电压为高时,所述运算放大器的输出为"低"逻辑状态,所述N通道电晶体关闭,所述第二电压维持住。36.如申请专利范围第35项所述之数位电表讯号峰値撷取校准电路,其中,当所述第一电压再低于所述第二电压,所述第二电压又会再跟随所述第一电压。图式简单说明:图一系绘示输入信号的极大値和极小値之定义。图二A系绘示习用的峰値撷取电路的波峰极大値电路之详细电路图。图二B系绘示习用的峰値撷取电路的波峰极小値电路之详细电路图。图三A系绘示本创作第一较佳实施例之数位电表讯号峰値撷取量测电路的波峰极大値电路之详细电路图。图三B系绘示本创作第一较佳实施例之数位电表讯号峰値撷取量测电路的波峰极小値电路之详细电路图。图四A系绘示本创作第二较佳实施例之数位电表讯号峰値撷取量测电路的波峰极大値电路之详细电路图。图四B系绘示本创作第二较佳实施例之数位电表讯号峰値撷取量测电路的波峰极小値电路之详细电路图。图五A系绘示本创作第三较佳实施例之数位电表讯号峰値撷取校准电路的波峰极大値电路之详细电路图。图五B系绘示本创作第三较佳实施例之数位电表讯号峰値撷取校准电路的波峰极小値电路之详细电路图。图六系绘示本创作第三较佳实施例之数位电表讯号峰値撷取校准电路校准的时序图。 |
