| 主权项 |
1﹒用以控制各自具有内建,自行测试(BIST)能力的 如ROMs,FI FOs,CAMs和/或随机逻辑元件约一个多数的电路元件 的自行测试 的一种网路,该网路之特征在于:至少一个标准的 BIS1资源控制器( SBRIC)(18l)被连结于具有BIST能力的一个多数的电路 元 件(12l─12m)用以产生并联地被传送至电路元件的 一个测试指令 ,使得各个电路元件开始其自行测试并比使得该元 件产生一个测试标记, 而各个SBRIC储存了电路元件自行测试后所产生的 共同的测试标记。 2﹒依据申请专利范围第1项的网路,其特征在于以 雏菊在环方式被串联的一 个多数的SBRICs(182一18n),各个SBRIC反应环中的 各个前一个SBRIC而开始一群电路元件的自行测试, 所以成组的电路 元件可以依序自行测试。 3﹒依据申请专利范围第1项的网路,其特征在于各 个SVRIC含有:用以 传送一个测试指令并被连结于SBRIC的各个电路元 件而开始该电路元 件的自行测试以及用以储存表示这些元件所产生 的测试标记构成的一个组 合的测试标记的一个有限状态机器;以及被连结于 各个该电路元件以便逻 辑地结合电路元件的各自的测试标记而产生被提 供至有限状态机器储存的 一个组合的标记的逻辑闸装置。 4﹒依据申请专利范围第2项的网路,其特征在于各 个SBRIC含有:反应 来自SBRICs环中的前一个SBRIC的一个排序讯号,用以( a) 传送一个测试指令至被连结于该SBBIC的各个电路 元件而开始其自行 测试,(b)储存表示电路元件的测试标记的一个组合 的测试标记,以及 (c)产生一个排序讯号而使得环中的一个后续的 SBRIC可以操作而 开始其相对应的元件的自行测试的一个有限状态 机器;和被连结于该电路 元件用以逻辑地结合电路元件的各个测试标记而 产生被提供至有限状态机 器储存的一个组合的标记的逻辑闸装置(46,48,50)。 5﹒依据申请专利范围第3项的网路,其特征在于该 有限状态机器含有:以雏 菊在环方式被连结而使得第一个和第二个正反器 各自使它们的输出分别被 连结于第二个和第三个正反器各自的一个输入端 的第一个,第二个和第三 个正反器(32,34,46),第一个,第二个和第三个正反器 各自依 据各个正反器输入端的讯号而分别产生第一个,第 二个和第三个状态讯号 ;以及反应分别来自第一个,第二个和第三个正反 器的第一个,第二个和 第三个状态讯号,以及反应由一个SBRICs环中的前一 个SBRIC 所产生的一个排序讯号以便产生被提供至一组配 合的电路元件并且反应来 自该电路元件的一个组合的测试标记的测试指令 讯号的一个逻辑区块(4 4),该逻辑区块产生提供至SBRICs环中的后续一个 SBRIC的 一个排序讯号,而且产生分别提供至第一个,第二 个和第三个正反器各别 的一个输入端的各自约第一个,第二个和第三个次 状态讯号。 6,用以控制各自具有内建自行测试能力的如ROMs, RAMs,FIFO s,CAMs和/或随机逻辑元件的一个多数的电路元件( 121─12m) 的自行测试的一种方法,其特征在于以下步骤:并 联地传送一个测试指令至各 个电路元件(121─12m)而开始其自行测试使得各个 电路元件产生一个 测试标记;而在其自行测试后储存该元件的测试标 记。 7﹒依据申请专利范围第6项的方法,其特征在于逻 辑地结合电路元件的测试 标记而产生一个单一的组合测试标记的步骤。 8﹒用以控制各自具有内建自行测试能力的如ROMs, RAMs,FIFO s,CAMs和/或随机逻辑元件的一个多数组(141─14n)的 电 路元件(121─12m)的自行测试的一个方法,其特征在 于以下步骤 :依序传送一个测试指令至各组电路元件而开始其 自行测试,使得该组中 的电路元件产生一个测试标记;在测试之后,将电 路元件的测试标记储存 于配合上件的一个串联的测试暂存器链其中之一; 以及在接收到刚刚测试 的一组元件以后,产生一个排序讯号而开始后续的 一组电路元件的自行测 试。 9﹒依据申请专利范围第8项的方法,其特征在于测 试标记将利用由测试暂存 器链移出一个位元流而读出。 10﹒依据申请专利范围第8项的方法,其特征在于由 各组电路元件产生的测 试标记将被逻辑地结合而产生一个组合的测试标 记储存于测试暂存器中 。图示简单说明 图1是使用依据本发明的一个内设自 行测试网路的一个数位电路的一部份的一 个块状概略图; 图2是包含图1的网路的一部份的一 个标准内设自行测试资源介面控制器 (SBRIC)的一个状态图;而 图3是图2的SBRIC的一个块状概略图。 |
