消除分支以改良电脑性能

摘要

一种RISC（reduced instruction set ，精简指令集）型高性能CPU 采用一标准化固定指令尺度，及仅容许经简化储存器出入资料宽度及定位址模态。指令集限于暂存器至暂存器运算及暂存器馈入／储存运算。所包括之容许使用先前建立资料结构之数元组处理指令包括进行暂存器中收元组萃取、插置及掩蔽之便，利以及非校隼馈入及储存指令。提供馈入／锁定及修正／条件指令之情况容许实施自动数元组写入。藉提供一条件移动指令，甚多短分支能被一起消除。一条件移动指令试验一暂存器；如果符合此条件，将第二暂存器移至第三暂存器；此项功能可取代各短分支，因而保持指令流之顺序性。藉预测一分支之目标及根据此项预测而预取新指令，性能可被加速；分支预测原则为预测之全部前向分支不取用及预测之全部后向分支（各回路所共有）被取用。另一项性能改进利用标准化指令中未使用数元而提供用于跳越之预期目标位址识别，及跳越至次常指令或类似指令。如此，目标能在计算实际位址之前被预取及置于一暂存器。此外，跳越指令之未使用位移部份能包含界定实际跳越型式亦即跳越、跳越至次常式、自次常式转回之一栏，因此将一预测目标位址置于叠存而容许在执行指令之前预取。处理器能采用一可变储存器页尺度，故实施处定位址之一位移暂存器之各入口能被最适直利用。一页大小识别（granularity hint）加在页表入口，以表明此入口之页尺度。另一特点为添加一预取指令，用以在一资料段被使用之前，移动此资料段至储存器阶层构造中一较快速存取高速缓冲储存器。

主权项

1﹒一种操作一精简指令集型单一晶片处理器 之方法,该处理器执行序向指令且于一藉 由执行该等指令而可存取之暂存器集中具 有至少第一、第二及第三暂存器,该第一 、第二以及第三暂存器各别由分属于该等 指令之一第一、第二及第三栏所辨识,在 该等指令所控制下之该处理器经由一资料 滙流排载入并储存该第一、第二及第三暂 存器且该等指令藉由该相同之资料滙流排 予以找取,该第三暂存器具有一多位元内 容,该方法包含之步骤为: (a)储存该第一暂存器中之第一资料; (b)于一指令周期中,因应于执行该等序向 指令之一,按照该第三指令暂存器之内 容所指出之条件是否真实,有条件地移 动该第一资料至该第二暂存器;以及 (c)不论该条件是真是假,于该指令周期之 后立即于一指令周期中执行该等序向指 令之次一指令。 2﹒根据申请专利范围第1项之方法,其中条 件性移动步骤系视第三暂存器之内容是否 等于零而定。 3﹒根据申请专利范围第1项之方法,其中条 件性移动步骤系视第三暂存器之内容是否 不等于零而定。 4﹒根据申请专利范围第2项之方法,其中条 件性移动步骤系视第三暂存器之内容是否 小于零而定。 5﹒根据申请专利范围第2项之方法,其中条 件性移动步骤系视第三暂存器之内容是否 大于零而定。 6﹒根据申请专利范围第2项之方法,其中条 件性移动步骤系视第三暂存器之内容是否 小于或等于零而定。 7﹒根据申请专利范围第2项之方法,其中条 件性移动步骤系视第三暂存器之内容是否 等于或大于零而定。 8﹒根据申请专利范围第2项之方法,其中条 件性移动步骤系视第三暂存器之内容之下 位数元是否设定于1而定。 9﹒根据申请专利范围第2项之方法,其中条 件性移动步骤系视第三暂存器之内容之下 位数元是否为零而定。 10﹒一种操作一精简指令集型单一晶片处理器 之方法,该处理器具有一执行单元执行指 令且于该可藉由执行单元执行该等指令而 予以存取之执行单元之一暂存器集中具有 第一、第二及第三暂存器,第一该等暂存 器具有一可藉由执行行该等指令而予以读 出及写入之多位元内容,该第一、第二及 第三暂存器各别由分属于该等指令之一的 第一、第二及第三栏所辨识,在该等指令 所控制下之该处理器经由一资料滙流排载 入并储存该第一、第二及第三暂存器且该 等指令由该相同之资料滙流排予以找取, 因应于该等指令之一之执行,于一指令周 期中,该方法包含之步骤为: (a)测试该第一暂存器之内容以产生一结果; (b)按照该测试第一暂存器之步骤所得之结 果,有条件地将该第二暂存器之内容移 至该第三暂存器;然后 在紧接着该指令周期后之另一指令周期中 ,执行紧接着该等指令之一的该等序向指 令之次一指令。 11﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第一暂存器之内容是 否等于零而定。 12﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第一暂存器之内容是 否不等于零而定。 13﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第一暂存器之内容是 否小于零而定。 14﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第一暂存器之内容是 否大于零而定。 15﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第一暂存器之内容是 否小于或等于零而定。 16﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第三暂存器之内容是 否等于或大于零而定。 17﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第三暂存器之内容之 下位数元是否设定于1而定。 18﹒根据申请专利范围第10项之方法,其中 条件性移动步骤系视第三暂存器之内容之 下位数元是否为零而定。图示简单说明: 图l为包括可采用本发明特点之一 CPU之电脑系统之方框电路图。 图2为用于图l之处理器之资料型式 图。 图3为图l之CPU中指令单位或I一 box之方框电路图。 图4为图l之CPU中整数执行单位 或E一box之方框电路图。 图5为图l之CPU中定位址单位或 A一box之方框电路图。 图6为图l之CPU中浮动小数点执 行单位或F一box之方框电路图。 图7为图l一6之CPU中管道作用 之定时图。 图8为用于图l一6之CPU之指令 集之指令格式之图解。 图9为用于图l一6之CPU之一虚 位址之格式图解。 图10为用于图l一6之CPU之一页 表入口格式之图解。 图ll为用于图l一6之CPU之定位 址移位机构之图解。