| 主权项 |
1. 一种积体电路保护层之制程,系在一含有非平面结构组织和至少一个以上的导电片之积体电路上形成一保护层的方法,其步骤包含:—在积体电路上沉积第一介电质层;—在第一介电质层上涂布以一层可流动的介电质,该可流动的介电质层系以旋转式将一层可流动玻璃涂布并凝固在第一介电质层上而使以下的组织结构呈现平坦化之表面,且不须以再腐蚀去除方式使凝固的可流动玻璃层厚度降低;—在可流动的介电质层上沉积第三及第四介电质层;该第三、四介电质层包含一对均向性湿蚀刻有较高腐蚀率之PSG和一对均向性湿蚀刻处理有较低腐蚀刻率之SiON,而腐蚀处理的时间长度须控制在避免SiON层被穿透以保护可流动介电质层,且第四介电质层以电浆化学蒸镀法沉积的含磷二氧化矽层在沉积时同时采用高频与低频电力的电浆合成;—在第四介电质层上覆以一层划定有导电片之开孔的光阻罩幕,该导电片上之可流动玻璃层厚度小于0.05微米;—以均向性的湿蚀刻处理法去除上述开孔内之第四及一部份第三介电质层;—以非均向性的乾蚀刻处理法去除上述开孔内剩余之所有介电层包括一部份的第三介电质层,可流动的介电质层以及第一介电质层,直到导电导电片曝露为止;—最后去除上述光阻罩幕。2. 根据申请专利范围第1项之积体电路保护层之制程,其中第一介电质层系以电浆化学蒸镀法来形成一可阻止游动离子入侵之介电质层。3. 根据申请专利范围第1项之积体电路保护层之制程,其中第三介电质之形成包含以电浆化学蒸镀法沉积而成的防护层以保护可流动介电质层,免于被湿蚀刻处理所侵蚀。4. 根据申请专利范围第3项之积体电路保护层之制程,其中电浆化学蒸镀法所沉积的介电质包含氮氧矽化物。5. 根据申请专利范围第1项之积体电路保护层之制程,其中第四介电质层之形成包括以电浆化学蒸镀法沉积的含磷二氧化矽层以提供缓冲应力和防止游动离子入侵之第一介电质层。6. 根据申请专利范围第1项之积体电路保护层之制程,其中第一介电质层,可流动介电质层和第三、四介电质层之材料均有可以让紫外光穿透的特性。7. 根据申请专利范围第1项之积体电路保护层之制程,其中非均向性之腐蚀处理法包括电浆蚀刻。8. 根据申请专利范围第1项之积体电路保护层之制程,其中非均向性之腐蚀处理法包括第一次电浆蚀刻以使导电导电片露出,以及第二次电浆蚀刻以清除遗留在导电片上的残留介电质。9. 一种积体电路保护层之制程,系在含有非平面结构组织和至少一个以上的导电片之积体电路上形成一保护层的方式,其步骤包含:—以电浆化学蒸镀法在积体电路上沉积第一介电质层;—以旋转涂布及凝固方式在第一介电质层上形成一可流动矽玻璃层;—以电浆化学蒸镀法在凝固后的可流动矽玻璃层上沉积含有氮氧矽化物之第三介电质层;—以电浆化学蒸镀法在第三介电质层上沉积含磷二氧化矽之第四介电质层;—在第四介电质层上覆以一层划定有导电片开孔的光阻罩幕;—以均向性腐蚀处理法去除上述开孔之一部份第四介电质层,直到露出第三介电质层;—以非均向性腐蚀处理法去除上述开孔内剩余之所有介电质层包括一部份之第三介电质层,流动玻璃层,以及第一介电质层,直到导电片完全打开为止;—最后去除上述之光阻罩幕。10. 根据申请专利范围第9项之积体电路保护层之制程,其中在使用电浆化学蒸镀法以沉积第四介电质层时,同时使用高频与低频电力以供电浆合成。11. 根据申请专利范围第9项之积体电路保护层之制程,其中第四介电质层对于均向性湿蚀刻处理之腐蚀率较第三介电质层为高,而均向性湿蚀刻处理的时间长短系控制在避免腐蚀剂穿透第三介电质层以保护其下之可流动矽玻璃层。12. 根据申请专利范围第9项之积体电路保护层之制程,其中积体电路含有以紫外光作记忆体清除的EPROM记忆单元,而且其中第一介电质层,凝固的可流动矽玻璃层,第三介电质层和第四介电质层之组成材料对用来清除EPROM之紫外光有高透光度。13. 根据申请专利范围第9项之积体电路保护层之制程,其中非均向性腐蚀处理法包含电浆蚀刻。14. 根据申请专利范围第9项之积体电路保护层之制程,其中非均向性腐蚀处理法包括第一次电浆侵蚀以使导电导电片露出,以及第二次电浆侵蚀以去除遗留在导电片上的残留介电质。15. 根据申请专利范围第9项之积体电路保护层之制程,其中可流动介质层以旋转式涂布,且凝固后不包括以再腐蚀去除方式来使凝固后的可流动矽玻璃层厚度降低。16. 根据申请专利范围第15项之积体电路保护层之制程,其中在接触导电片上之可流动玻璃层厚度小于0.05微米。图示简单说明:图一系显示含有EPROM之积体电路上沉积一层高品质介电质屏障层后之断面图。图二系显示图一中之积体电路之高品质介电质层上再以旋转式涂布一流动性玻璃层之后的断面图。图三系显示图二中之积体电路之流动性玻璃层上再沉积一层保护性之湿蚀刻阻止层之后的断面图。图四系显示图三中之积体电路之湿蚀刻阻止层上再沉积一层含磷二氧化矽玻璃层之后的断面图图五系显示图四中之积体电路中含磷二氧化矽玻璃层上再覆以光阻罩幕之后的断面图。图六系显示图五中之积体电路经过湿性蚀刻处理后之断面图。图七系图六中之积体电路再经过电浆蚀刻处理后之断面图。图八系图七中之积体电路经光阻去除处理后之完全保护层结构之断面图。图九系EPROM在晶片上进行烘烤测试之后临界电压压变化量(dVT)之显示图。图十系类似于图九之测试结果图,惟其中之烘烤测试系在晶粒上进行。图十一系本发明之保护层结构对于紫外光透光能力之测试结果图,此处VT(min)为不带电记忆单元之极小临界电压。图十二系紫外光透光率不佳之保护层结构对于紫外光透光 |
