| 主权项 |
1. 一种处理器包含:二个或多个处理单元,这些处理单元的执行顺序可仅由一个程式计数器加以控制,且可平行地执行;二个或多个用以储存即将为处理单元所执行之指令的快捷记忆体,这些快捷记忆体分别对应于上述的处理单元;一个标记记忆体,用以储存指令的位址资讯,而该指令系存放在快捷记忆体中;以及一个用以储存指令栏位的储存控制电路,若一个由上述程式计数器所显示之位址所指定的指令自外界读入时,在快捷记忆体中的指令将被分割为上述的指令栏位,而这些快捷记忆体系对应于处理单元。2. 如申请专利范围第1项中的处理器,其中一个快捷记忆体的容量是不同于另一个快捷记忆体的容量。3.如申请专利范围第1项中的处理器,其中的一个快捷记忆体容量是N(二个或多个自然数)倍于其他快捷记忆体的容量。4. 如申请专利范围第3项中的处理器,其中的N値为2。5. 如申请专利范围第1至第4项中任一项的处理器,其中的储存控制电路执行以下的步骤:读取显示那一个处理单元对应至指令栏位的储存资讯,而其中的指令栏位是在读取指令时,由该指令划分出来的;将该储存资讯存入标记记忆体中,这个标记记忆体存放在对应至该指令的位址资讯;以及控制各个指令栏位在快捷记忆体中的储存动作,这个快捷记忆体系对应于用以执行该指令栏位的处理单元,而该指令栏位将根据储存资讯被储存起来。6. 如申请专利范围第1至第4项中任一项的处理器,其中快捷记忆体的容量系对应于存放在快捷记忆体中之指令栏位的储存容量。7. 如申请专利范围第1至第4项中任一项的处理器,其中各个快捷记忆体的储存容量与储存在该快捷记忆体本身中的指令栏位有相关的对应。8. 如申请专利范围第1至第4项中任一项的处理器,其中的储存资讯提供一个区域以指定出来存放在任何一个快捷记忆体中之指令栏位是包含在该指令中,以及储存控制电路控制着指令栏位的储存动作,而此指令栏位是由将存放在该快捷记忆体中的储存资讯所指定。9. 如申请专利范围第1至第4项中任一项的处理器,其中的处理单元提供了可执行一个指令栏位的功能,而此指令栏位并未存放在任何一个快捷记忆体中,该储存资讯提供一个区域,用以指定出并未存放在快捷记忆体中的指令栏位,以及若该储存资讯显示出即将在处理单元中进行处理的指令栏位并未存放在任何一个快捷记忆体时,则处理单元将产生并执行这个未存放在该快捷记忆体中的指令栏位。10. 一个处理器,包含:二个或多个处理单元,其执行的顺序是仅利用一个程式计数器来加以控制,并允许作平行地执行;以及二个或多个快捷记忆体,以便平行地将一个指令平行地馈入二个或多个处理单元。11. 如申请专利范围第10项中的处理器,其中一个快捷记忆体的容量与其他快捷记忆体的容量不同。12. 如申请专利范围第11项中的处理器,其中与其他快捷记忆体不同容量之一个快捷记忆体的容量系N(2或更大的自然数)倍于其他的快捷记忆体。13. 如申请专利范围第12项中的处理器,其中的N为2。图示简单说明:图1显示一个高平行程度的处理部份实例;图2显示一个低平行程度的处理部份实例;图3针对图1中的部份,显示一个VLIW指令的实例;图4针对图2中的部份,显示一个VLIW指令的实例;图5中的方块图依据本发明的一个实施例,显示快捷记忆体周边的电路配置;图6显示一个使用在本发明之实施例中的压缩指令实例;图7显示一个使用在本发明之实施例中的程式计数器实施例;图8显示快捷记忆体的配置;图9显示在快捷记忆体中标记部份的配置;图10中的流程图显示了整个快捷记忆体的操作程序;图11中的方块图显示了标记记忆体和位元确定电路的配置;图12的方块图显示一群集A之快捷记忆体的配置;图13的方块图显示群集B至D之快捷记忆体的配置;图14中的列表显示出群集A之选择器的控制信号;以及 |
