| 主权项 |
1.一种不挥发性半导体记忆装置,具有形成于包含有浮接闸极、源极及汲极之半导体基板之主表面的记忆格阵列区域上的复数记忆电晶体,且藉由自上述半导体基板将电子注入至上述浮接闸极而施行抹除动作,并藉由自上述浮接闸极将电子拉引至上述半导体基板内而施行程式化动作,又上述不挥发性半导体记忆装置包括:第一和第二井区,间隔开地形成于上述记忆格阵列区域内;第一抹除区块,由形成于上述第一井区上的一记忆电晶体群所构成;第二抹除区块,由形成于上述第二井区上的第二记忆电晶体群所构成;以及共用电压施加装置,用以与上述第一和第二井区连接,且藉由开关装置而连接至上述第一记忆电晶体群的源极和上述第二记忆电晶体群的源极,又将既定电压施加于上述第一和第二井区及上述第一和第二记忆电晶体群的源极。2.如申请专利范围第1项所述的不挥发性半导体记忆装置,其中上述电压施加装置包括:共用井区/源极驱动器,被连接至上述第一和第二井区及上述第一和第二记忆电晶体群的源极;共用井区/区块解码器,被连接至上述井区/源极驱动器,而选择上述第一或第二井区及上述第一或第二抹除区块;以及共用井区/源极电源,被连接至上述井区/源极驱动器。3.如申请专利范围第1项所述的不挥发性半导体记忆装置,其中更于上述记忆格阵列区域内形成有第三井区;于上述第三井区上形成有具有与上述第一和第二抹除区块相同之构造之缺陷修补用的备用区块。4.如申请专利范围第1项所述的不挥发性半导体记忆装置,其中于上述第一和第二井区上形成有第一和第二选择闸极电晶体;与于上述第一和第二记忆电晶体群内之复数上述记忆电晶体的汲极连接的第一和第二次位元线系藉由绝缘层而分别形成于上述第一和第二记忆电晶体群的上方;主位元线系藉由绝缘层而形成于上述第一和第二次位元线的上方;上述主位元线系藉由上述第一选择闸极电晶体而与上述第一次位元线连接,且藉由上述第二选择闸极电晶体而与上述第二次位元线连接。5.如申请专利范围第1项所述的不挥发性半导体记忆装置,其中分离区系形成于上述第一和第二井区的周围,用以绝缘分离上述第一和第二井区之同时亦由周围分别绝缘分离上述第一和第二井区;电性连接于上述第一和第二记忆电晶体群之源极的第一和第二源极线系藉由绝缘层而分别形成于上述第一和第二记忆电晶体群的上方;辅助源极线形成于上述分离区,用以与上述第一或第二源极线连接,而减低第一或第二源极线的阻抗。6.如申请专利范围第1项所述的不挥发性半导体记忆装置,其中上述第一记忆电晶体群内的复数上述记忆电晶体系共有藉由绝缘层而形成于上述复数记忆电晶体之上述浮接闸极上的第一字元线;上述第一抹除区块系沿着上述第一字元线的全长而配置,以便于包含有共用上述第一字元线之全部的上述记忆电晶体;上述第二记忆电晶体群内的复数上述记忆电晶体系共用藉由绝缘层而形成于上述复数记忆电晶体之上述浮接闸极上的第二字元线;上述第二抹除区块系沿着上述第二字元线的全长而配置,以便于包含有共有上述第二字元线之全部的上述记忆电晶体。图式简单说明:第一图系显示于本发明之一实施的形态之参与DINOR型快闪记忆体之抹除动作之电路的方块图。第二图系于本发明之一实施的形态之DINOR型快闪记忆体的部份平面图。第三图系沿着于第二图之III-III线的剖面图。第四图系用说明依据本发明之DINOR型快闪记忆体之抹除动作的示意图。第五图系显示于习知快闪记忆体之一记忆电晶体的剖面图。第六图系显示习知DINOR型快闪记忆体之抹除状态及程式化状态的图。第七图A系显示习知DINOR型怏闪记忆体之程式化动作的示意图。第七图B系用以说明习知DINOR型快闪记忆体之抹除动作的示意图。第八图系显示参与习知DINOR型快闪记忆体之抹除状态之电路的方块图。第九图系用以说明习知快闪记忆体之抹除动作的示意图。 |
