| 主权项 |
1.一种半导体积体电路,系于1个半导体基板上包含:可电气性的消去及写入之非挥发性记忆体;及可存取上述非挥发性记忆体之中央处理装置;并且,将供应至外部电源端子的单一电源电压作为动作电源之用;其特征系上述非挥发性记忆体包含:一电压箝位手段,该电压箝位手段系使用电源电压依存性较小的基准电压,将输出电压予以箝位成较上述单一的电源电压还要低的位准之第1电位;及一昇压手段,该昇压手段系可将上述电压箝位手段的输出电压予以昇压成正的高电压与负的高电压;及一非挥发性记忆体单元(复数个),该非挥发性记忆体单元系利用自上述昇压手段输出的正负高电压来进行消去及写入。2.如申请专利范围第1项所记载之半导体积体电路,其中上述昇压手段系具有:在形成负的高电压的昇压节点上结合P通道型MOS电晶体与电容量,并在藉此而形成的电荷激励的作用下来产生负的高电压之电荷激励电路,另外还具备有:将共通于上述MOS电晶体的基板偏压予以切换成较自上述电压箝位手段的输出电压在中途还要低的第2电压之切换手段,该第2电压系比上述切换时之昇压电压的位准还要高。3.如申请专利范围第2项所记载之半导体积体电路,其中上述切换手段系具有:即使上述切换后的昇压电压上下振动,还是可以将上述基板偏压维持于上述第2电压之滞后现像特性。4.如申请专利范围第1项所记载之半导体积体电路,其中上述昇压手段系具有:一负昇压用电荷激励电路,该负昇压用电荷激励电路系藉由MOS电晶体(被结合于形成负高电压的昇压节点)与电容量所形成的电荷激励的作用下来产生负的高电压;及一正昇压用电荷激励电路,该正昇压用电荷激励电路系藉由MOS电晶体(被结合于形成正高电压的昇压节点)与电容量所形成的电荷激励的作用下来产生正的高电压;在此,包含于上述正昇压用电荷激励电路的MOS电晶体与包含于上述负昇压用电荷激励电路的MOS电晶体,系属启动期间的相位相异者。5.如申请专利范围第1项所记载之半导体积体电路,其中上述电压箝位手段系具有:电源电压依存性较小之基准电压产生电路;及将自上述基准电压产生电路输出的基准电压作为参照电压,而来将输出电路予以负反馈控制成上述第1电压之第1定电压产生电路;及将自上述第1定电压产生电路输出的电压作为参照电压,而来将输出电路予以负反馈控制成上述第1电压之第2定电压产生电路;并且,第2定电压产生电路的输出电压为供应给上述昇压手段者。6.如申请专利范围第5项所记载之半导体积体电路,其中更具有:将自上述第1定电压产生电路输出的电压作为参照电压,而来负反馈控制输出电路之第3定电压产生电路,且第3定电压产生电路的输出电压为读出系统的动作电源电压者。7.如申请专利范围第1项所记载之半导体积体电路,其中上述电压箝位手段系具有:供以微调输出电压之微调电路,且设置有:根据微调资讯来控制上述微调电路之微调控制手段,及被设定有必须供应给上述微调控制手段的微调资讯之寄存手段,此寄存手段系接受来自上述非挥发性记忆体的特定领域的微调资讯。8.如申请专利范围第7项所记载之半导体积体电路,其中上述寄存手段系与半导体积体电路的复位动作同步,而来接受传送来的微调资讯。9.如申请专利范围第8项所记载之半导体积体电路,其中上述中央处理装置系于测试模式中可以存取上述暂存手段。10.如申请专利范围第8或9项所记载之半导体积体电路,其中上述微调控制手段系根据微调资讯的値来决定上述微调电路的微调位置,其特征系具有一选择逻辑,该选择逻辑系能够选择出微调资讯为全位元逻辑値“1"时的微调位置与微调资讯为全位元逻辑値“0"时的微调位置处于邻接之状态,并于晶圆完成状态时非挥发性记忆体为写入状态时,与出货时非挥发性记忆体为消去状态时,可以令上述电压箝位手段的输出电压的差异减少到最小程度。11.如申请专利范围第1项所记载之半导体积体电路,其中具有供以控制上述非挥发性记忆体的控制用暂存器,上述控制用暂存器系具有:将写入用的昇压动作的开始指示给上述昇压手段之写入设定位元;及指示使用昇压电压的写入动作的开始之写入促成位元;及将消去用的昇压动作的开始指示给上述昇压手段之消去设定位元;及指示使用昇压电压的消去动作的开始之消去促成位元。12.如申请专利范围第11项所记载之半导体积体电路,其中上述控制用暂存器系更具有:指示上述昇压手段的昇压动作的准备状态之重写促成位元,并在此重写促成位元为实値的条件下接受上述消去设定位元及写入设定位元的指示。13.如申请专利范围第12项所记载之半导体积体电路,其中上述控制用暂存器系更具有:供以设定配合外部端子的状态的値之保护位元,并在此保护位元为实値的条件下进行可设定上述重写促成位元的实値之连结(interlock)。14.一种微电脑,系于1个半导体基板上包含:可电气性的消去及写入之快闪记忆体;及可存取上述快闪记忆体之中央处理装置;并且,将供应至外部电源端子的单一电源电压作为动作电源之用;其特征系上述快闪记忆体系具备有:一定电压产生电路,该定电压产生电路系以电源电压依存性较小的基准电压作为参照电位,而输出较上述单一电源电压的位准还要低的电压;及一昇压手段,该昇压手段系供以提升上述定电压产生电路的输出电压;及一切换手段,该切换手段系于昇压动作的途中供以切换与连接于上述昇压手段之昇压节点的MOS电晶体共通之基板偏压。15.一种微电脑,系于1个半导体基板上包含:可电气性的消去及写入之快闪记忆体;及可存取上述快闪记忆体之中央处理装置;并且,将供应至外部电源端子的单一电源电压作为动作电源之用;其特征为:上述快闪记忆体具有:一定电压产生电路,该定电压产生电路系以电源电压依存性较小的基准电压作为参照电位,而输出较上述单一电源电压的位准还要低的电压;及一昇压手段,该昇压手段系供以提升上述定电压产生电路的输出电压,而来产生写入及消去动作用的高电压;又,上述定电压产生电路系具有:供以微调输出电压之微调电路;又,更加具备有:一微调控制手段,该微调控制手段系根据微调资讯来控制上述微调电路;及一控制用暂存器,该控制用暂存器系接受来自上述快闪记忆体的特定领域中必须供应给上述微调控制手段之微调资讯。16.一种微电脑,系于1个半导体基板上包含:可电气性的消去及写入之快闪记忆体;及可存取上述快闪记忆体之中央处理装置;并且,将供应至外部电源端子的单一电源电压作为动作电源之用;其特征为:上述快闪记忆体具有:藉由昇压动作来产生写入及消去动作的高电压之电源电路;以及具有供以控制上述快闪记忆体之控制用暂存器;上述控制用暂存器系包含:重写促成位元及保护位元;上述重写促成位元系可于以此为预定値之条件下消去或写入,上述保护位元系可设定一配合外部端子的状态的预定値,以此为预定値之条件下来设定上述重写促成位元的预定値。17.一种微电脑,系于1个半导体基板上包含:可电气性的消去及写入之快闪记忆体;及可存取上述快闪记忆体之中央处理装置;并且,将供应至外部电源端子的单一电源电压作为动作电源之用;其特征系上述快闪记忆体系具备有:一记忆体单元阵列,该记忆体单元阵列系具有:控闸结合于字元线,汲极结合于位元线,以及源极结合于源极线之复数个的记忆体单元电晶体;及一昇压电路,该昇压电路系供以对记忆体单元电晶体产生写入及消去动作用的高电压;及一位址解码器,该位址解码器系根据位址讯号来形成字元线选择讯号;及一字元驱动电路,该字元驱动电路系对接地电位而言,以读出动作时的字元线选择位准作为第1极性,且以写入动作时的字元线选择位准作为第2极性;及一定时控制手段,该定时控制手段系于写入动作的开始与终了时,将全字元线强制成接地电位,并将上述字元驱动器的动作电源切换成接地电位,且使上述位址解码器的选择讯号的选择位准的极性逻辑地反相,而来切换字元驱动器的动作电源。图式简单说明:第一图系表示电源电路之主要部的概略方块图。第二图系表示第一图的比较例之方块图。第三图系表示本发明之一例的微电脑之方块图。第四图系表示内藏于微电脑的快闪记忆体的全体方块图。第五图系表示记忆体阵列的构成例之方块图。第六图系表示消去动作的电压施加状态的一例之电路图。第七图系表示写入动作的电压施加状态的一例之电路图。第八图系表示快闪记忆体的各部动作电源之方块图。第九图系表示第八图之各种动作电源的意义之说明图。第十图系表示第八图之各种动作电源的电压与动作的关系之说明图。第十一图系表示整理采用第八图之各种动作电源而取得的电压之后的说明图。第十二图系表示电压箝位手段之一例的电路图。第十三图系表示第1及第2的正昇压电路之一例的电路图。第十四图系表示负正昇压电路之一例的电路图。第十五图系表示可选择性地监控正的昇压电压之电路的说明图。第十六图系表示第1定电压产生电路之微调电阻电路的说明图。第十七图系表示第1定电压产生电路之详细一例的电路图。第十八图系表示昇压动作方块讯号的波形说明图。第十九图系表示负电压昇压用的电荷激励电路及同步脉冲驱动电路之一例的电路图。第二十图系表示藉由第十九图之同步脉冲驱动电路的逻辑构成而产生之同步脉冲讯号及驱动讯号之波形说明图。第二十一图系表示供以切换电荷激励电路的基板偏压之构成的概略方块图。第二十二图系表示负电压昇压动作之昇压电压的迁移状态之说明图。第二十三图系表示微调电阻电路的微调方式之概念图。第二十四图系表示使与微电脑的复位动作同步,而来将微调资讯从快闪记忆体传送至控制用暂存器。第二十五图系表示控制用暂存器之一例的格式化图。第二十六图系表示根据CPU来进行消去动作控制的流程图。第二十七图系表示根据CPU来进行消去动作控制的流程图。第二十八图系表示根据CPU来进行写入动作控制的流程图。第二十九图系表示根据CPU来进行写入动作控制的流程图。第三十图系表示再写入资料的运算手法之说明图。第三十一图系表示为了减轻在写入时将必要的高电压施加于内部电路的负担,而所进行之字元线驱动电压切换处理的一例之时间图。 |
