| 主权项 |
1.一种输入/输出埠电路,包括:一输出缓冲电路,在一输出模式下该输出缓冲电路将欲输出之资料及于一埠处输出;在一输入模式下该输出缓冲电路呈现一高阻抗状态;一上拉电路;一下拉电路;一第一选择器,选择该上拉电路、该下拉电路和该高阻抗状态中之一者连接至该埠;复数电阻器;一第二选择器,选择该等电阻器中至少一者连接至该埠;以及一输入缓冲电路,连接至该经选择之电阻器,在该输入模式下,自该埠欲输入之资料经由该经选择之电阻器及于该输入缓冲电路。2.如申请专利范围第1项所述之该输入/输出埠电路,其中,该上拉电路包括一PMOS电晶体及一串接电阻器,该PMOS以源极经该串接电阻器耦接一相对高电压源与以汲极选择性地耦接该埠,当于该输出模式下关断PMOS电晶体。3.如申请专利范围第1项所述之该输入/输出埠电路,其中,该下拉电路包括一NMOS电晶体及一串接电阻器,该NMOS以源极经该串接电阻器耦接一相对低电压源与以汲极选择性地耦接该埠,当于该输出模式下关断该NMOS电晶体。4.如申请专利范围第1项所述之该输入/输出埠电路,其中,该第一选择器对该上拉电路、该下拉电路和该高阻抗状态中之一者之选择,系于积体电路制程中以一接触区行之。5.如申请专利范围第1项所述之该输入/输出埠电路,其中,该第二选择器对该等电阻器中至少一者之选择,系于积体电路制程中以一接触区行之。6.如申请专利范围第1项所述之该输入/输出埠电路,其中,该输出缓冲电路是一多重输出缓冲器。7.如申请专利范围第1项所述之该输入/输出埠电路,其中,该输入缓冲电路是一锁存器。图式简单说明:第一图系显示根据本创作之输入/输出埠电路一较佳实施例的电路方块图;以及第二图系显示第一图之锁存器的详细电路图。 |
