发明名称 输出缓冲器与矽控整流器之整合结构
摘要 一种输出缓冲器与矽控整流器之整合结构,系用以将输出缓冲器内、NMOS电晶体和PMOS电晶体中之一者与一矽控整流器,共同整合至一半导体基底上。若所欲整合者为NMOS电晶体,系将NMOS电晶体之源极和基体极(bulk),分别与矽控整流器内含之NPN双极性接面电晶体之射极和基极予以整合。若所欲整合者为PMOS电晶体,则将PMOS电晶体之源极和基体极(bulk),分别与矽控整流器内含之PNP双极性接面电晶体之射极和基极予以整合。
申请公布号 TW421874 申请公布日期 2001.02.11
申请号 TW087100241 申请日期 1998.01.09
申请人 华邦电子股份有限公司 发明人 俞大立
分类号 H01L23/60 主分类号 H01L23/60
代理机构 代理人 洪澄文 台北巿信义路四段二七九号三楼
主权项 1.一种输出缓冲器与矽控整流器之整合结构,用以将输出缓冲器内一NMOS电晶体与一矽控整流器,整合于一P型半导体基底上;该输出缓冲器与矽控整流器之整合结构包括:至少一N型井区,形成于该P型半导体基底内;一第一N型掺杂区,形成于该P型半导体基底内,连接至一接地点;至少一第一P型掺杂区,分别形成于该N型井区内;一第二N型掺杂区,与该第一N型掺杂区互为相隔,形成于该P型半导体基底内,并与该第一P型掺杂区耦接及于一输出接合垫;一闸极结构,设置于该等第一和第二N型掺杂区间之该P型半导体基底上,并连接至一内部电路;以及其中,该等第一P型掺杂区、N型井区、P型半导体基底、以及第一N型掺杂区建构得该矽控整流器,该等第二N型掺杂区、闸极结构、以及第一N型掺杂区建构得该NMOS电晶体。2.如申请专利范围第1项所述之该输出缓冲器与矽控整流器之整合结构,其中,尚包括:一第二P型掺杂区,形成于该P型半导体基底内,连接至该接地点;以及一第三N型掺杂区,形成于该N型井区内,连接至该输出接合垫。3.如申请专利范围第1项所述之该输出缓冲器与矽控整流器之整合结构,其中,该输出缓冲器尚包括一PMOS电晶体。4.如申请专利范围第1项所述之该输出缓冲器与矽控整流器之整合结构,其中,该N型井区数为偶数。5.如申请专利范围第4项所述之该输出缓冲器与矽控整流器之整合结构,其中,该等N型井区相对于该第二N型掺杂区成对称。6.如申请专利范围第5项所述之该输出缓冲器与矽控整流器之整合结构,其中,该NMOS电晶体之布局结构系属T型。7.如申请专利范围第1项所述之该输出缓冲器与矽控整流器之整合结构,其中,该NMOS电晶体之布局结构系属多指状。8.如申请专利范围第1项所述之该输出缓冲器与矽控整流器之整合结构,其中,该NMOS电晶体之布局结构系属饼状。9.如申请专利范围第1项所述之该输出缓冲器与矽控整流器之整合结构,其中,该NMOS电晶体之布局结构系属封闭环状。10.一种输出缓冲器与矽控整流器之整合结构,用以将输出缓冲器内一PMOS电晶体与一矽控整流器,整合于一P型半导体基底上;该输出缓冲器与矽控整流器之整合结构包括:一N型井区,形成于该P型半导体基底内;至少一第一N型掺杂区,形成于该P型半导体基底内;一第一P型掺杂区,形成于该N型井区内,连接至一电源接点;一第二P型掺杂区,与该第一P型掺杂区互为相隔,形成于该N型井区内,与该第一N型掺杂区耦接及于一输出接合垫;一闸极结构,设置于该等第一和第二P型掺杂区间之该N型井区上,并连接至一内部电路;以及其中,该等第一P型掺杂区、N型井区、P型半导体基底、以及第一N型掺杂区建构得该矽控整流器,该等第二P型掺杂区、闸极结构、以及第一P型掺杂区建构得该PMOS电晶体。11.如申请专利范围第10项所述之该输出缓冲器与矽控整流器之整合结构,其中,尚包括:一第二N型掺杂区,形成于该N型井区内,连接至该电源接点;以及一第三P型掺杂区,形成于该P型半导体基底内,连接至该输出接合垫。12.如申请专利范围第10项所述之该输出缓冲器与矽控整流器之整合结构,其中,该输出缓冲器尚包括一NMOS电晶体。13.如申请专利范围第10项所述之该输出缓冲器与矽控整流器之整合结构,其中,该第一N型掺杂区数为偶数。14.如申请专利范围第13项所述之该输出缓冲器与矽控整流器之整合结构,其中,该等第一N型掺杂区相对于该第二P型掺杂区成对称。15.如申请专利范围第14项所述之该输出缓冲器与矽控整流器之整合结构,其中,该PMOS电晶体之布局结构系属T型。16.如申请专利范围第10项所述之该输出缓冲器与矽控整流器之整合结构,其中,该PMOS电晶体之布局结构系属多指状。17.如申请专利范围第10项所述之该输出缓冲器与矽控整流器之整合结构,其中,该PMOS电晶体之布局结构系属饼状。18.如申请专利范围第10项所述之该输出缓冲器与矽控整流器之整合结构,其中,该PMOS电晶体之布局结构系属封闭环状。19.一种输出缓冲器与矽控整流器之整合结构,用以将输出缓冲器内一NMOS电晶体与一矽控整流器,整合于一半导体基底上;其中,该NMOS电晶体之源极和基体极,分别与该矽控整流器内一NPN双极性接面电晶体之射极和基极整合。20.一种输出缓冲器与矽控整流器之整合结构,用以将输出缓冲器内一PMOS电晶体与一矽控整流器,整合于一半导体基底上;其中,该PMOS电晶体之源极和基体极,分别与矽控整流器内含之PNP双极性接面电晶体之射极和基极整合。图式简单说明:第一图系显示习知一输出缓冲器的电路示意图;第二图和第三图系显示习知一输出接合垫处的电路示意图;第四图系显示根据本发明第一较佳实施例的布局顶视图;第五图系显示用以说明沿第四图V-V线所戴之剖面图;第六图系显示用以说明沿第四图VI-VI线所截之剖面图;第七图系显示根据本发明第二较佳实施例的布局顶视图;第八图系显示用以说明沿第七图VIII-VIII线所截之剖面图;以及第九图系显示用以说明沿第七图IX-IX线所截之剖面图。
地址 新竹科学工业区研新三路四号