发明名称 低夹击电阻功率电晶体之U型闸层结构制程
摘要 一种功率电晶体之低夹击电阻和U型闸层结构制作方法,在半导体基板上形成一介电材料层,其上分别形成第一介电层与第二介电层,接着形成一光阻图案层于第二介电层上,裸露出需蚀刻部分,蚀刻此裸露部分,光阻图案即转移至第一介电层,对此部份进行离子植入,以掺杂与该介电材料相同极性之导电杂质,去除光阻图案层,对晶圆进行区域氧化制程,接着蚀刻第二介电层与第一介电层,裸露出介电材料层,即于该介电材料层表面上形成一U型结构,于其表面上分别形成第三介电层与导电层,蚀刻导电层至第三介电层表面,仅留下填满U型结构之导电层,此时功率电晶体之U型闸层结构即可完成。
申请公布号 TW447023 申请公布日期 2001.07.21
申请号 TW089119409 申请日期 2000.09.20
申请人 富鼎先进电子股份有限公司 发明人 黄林锺;俞克裕;葛云湘
分类号 H01L21/28 主分类号 H01L21/28
代理机构 代理人 蔡坤财 台北巿松江路一四八号十二楼
主权项 1.一种自动对准闸层离子植入之功率电晶体元件制作方法,该方法至少包含下列步骤:形成一第一介电层于一半导体基板上;形成一第二介电层于该第一介电层上;形成一第三介电层于该第二介电层上;形成一图案化光阻层于该第三介电层上,以裸露出该第三介电层之一部分;以图案化光阻层为罩幕,蚀刻该第三介电层之该部分,以裸露出部份该第二介电层;进行离子布植制程,对裸露出该第二介电层的该部份进行离子植入于该第一介电层之中,掺杂与该第一介电层相同极性之导电杂质;去除该光阻图案层;对该第二介电层的该部份进行热氧化成长,以在该第二介电层的该部份长出厚氧化层;蚀刻该第三介电层与该第二介电层,以裸露出该第一介电层,此时于该第一介电层表面上会形成一U型结构;形成第四介电层,于该第一介电层表面上;形成一导电层于该第四介电层上;以及蚀刻该导电层至该第四介电层表面,仅留下填满该U型结构之该导电层。2.如申请专利范围第1项之方法,其中上述之半导体基板之电性系下列其中之一:N+以及P+。3.如申请专利范围第1项之方法,其中上述之第一介电层为一磊晶矽层,该磊晶矽层电性系下列其中之一:N+以及P+。4.如申请专利范围第1项之方法,其中上述之导电层为复晶矽。5.如申请专利范围第1项之方法,其中上述之第二介电层为氧化矽。6.如申请专利范围第1项之方法,其中上述之第三介电层为氮化矽。7.如申请专利范围第1项之方法,其中上述之第四介电层为氧化矽。8.如申请专利范围第1项之方法,其中上述之第一介电层浓度约为1013-1015cm-3。9.如申请专利范围第1项之方法,其中上述之离子布植制程所使用之离子电性系下列其中之一:N+以及P+。10.如申请专利范围第1项之方法,其中上述之离子布植制程掺杂浓度约为1015-1017cm-3。11.如申请专利范围第1项之方法,其中上述热氧化成长是区域氧化法(LOCOS)制程。12.如申请专利范围第1项之方法,其中上述之U型结构厚度约为0.5um-3um。图式简单说明:第一图为传统技术中功率金氧半场效电晶体的结构图。第二图为依据本发明的较佳实施例的方法中,于N型基板上形成一N型磊晶层,并形成氧化层和氮化矽(SiN)层于其上,接着以第一光罩形成第一光阻图案层之后,定义出闸极区的晶圆剖面图。第三图为依据本发明的较佳实施例的方法中,蚀刻氮化矽层,并以离子植入法,用第一光阻图案层为遮罩,以掺杂N型杂质于通道区中的晶圆剖面图。第四图为依据本发明的较佳实施例的方法中,经由热氧化成长厚氧化层之后的晶圆剖面图。第五图为依据本发明的较佳实施例的方法中,蚀刻氧化矽层与氧化层,留下U型凹槽。第六图为依据本发明的较佳实施例的方法中,成长闸氧化层与复晶矽于U型凹槽上的晶圆剖面图。第七图为依据本发明的较佳实施例的方法中,蚀刻复晶矽层至N型磊晶层表面,形成仅有U型凹槽填满复晶矽的晶圆剖面图。第八图为依据本发明的较佳实施例的方法中,以传统方法进行后续制程,所完成功率金氧半场效电晶体的晶圆剖面图。
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