用以在低负载期间降低时脉频率之方法,装置,电路及系统

摘要

本发明揭示，一种用于一积体电路(integrated circuit；IC)的时脉频率控制单元包括一时脉产生器、一有限状态机(finite state machine；FSM)及一闸控电路(gating circuit； GC)。该有限状态机具有至少第一与第二状态，分别对应于非低负载与低负载状态。在该第一状态，该闸控电路以该时脉产生器输出的相同频率，向该积体电路的功能单元提供一时脉信号。在该第二状态，该闸控电路降低该时脉信号的频率。在一项具体实施例中，该闸控电路遮罩输出(mask out)该时脉产生器输出的选定周期，以降低该时脉信号频率。该有限状态机监视该积体电路之运作，当侦测到所选定的「低负载」条件(如长潜时快取未中)时，从该第一状态向该第二状态转换。同样，当侦到到所选定的「非低负载」条件时，该有限状态机从该第二状态向该第一状态转换。

主权项

1.一种用以在低负载期间降低时脉频率之方法,其包括:当一积体电路(IC)在一第一状态运作时,对包含复数个可程式化宽限期任一者到期之一第一组选定条件监视该积体电路的运作,该积体电路具有复数个功能单元,当该积体电路在该第一状态运作时,该等复数个功能单元接收一具有一第一频率的时脉信号,该第一组选定条件系指示该积体电路的一低负载期;及当满足该第一组选定条件时,使该积体电路在一第二状态运作,其中在该第二状态,该时脉信号具有一小于该第一频率的第二频率。2.如申请专利范围第1项之方法,进一步包括:当该积体电路在该第二状态运作时,对一第二组选定条件监视该积体电路的运作,该第二组选定条件系指示该低负载期的终止;及当满足该第二组选定条件时,使该积体电路在该第一状态运作。3.如申请专利范围第1项之方法,其中该积体电路包括一处理器。4.如申请专利范围第2项之方法,其中该第一组选定条件包括:一由一二级快取记忆体判定的快取未中信号。5.如申请专利范围第4项之方法,其中选定复数个可程式化宽限期之一者以允许在该积体电路在第二状态运作之前处理一或多个待处理的储存操作。6.如申请专利范围第4项之方法,其中选定复数个可程式化宽限期之一者以允许执行在一或多个保留站中等待的操作。7.如申请专利范围第4项之方法,其中该第二组选定条件包括一信号,其指示该二级快取记忆体准备就序进行一记忆体交易。8.如申请专利范围第4项之方法,其中选定复数个可程式化宽限期之一者以允许该处理器完成一算术运算。9.如申请专利范围第8项之方法,其中该算术运算为一乘法或一除法运算。10.如申请专利范围第2项之方法,其中该第二组选定条件包括收到一窥察请求。11.如申请专利范围第2项之方法,其中该第二组选定条件包括判定一中断信号。12.如申请专利范围第2项之方法,其中该第二组选定条件包括判定一重置信号。13.如申请专利范围第2项之方法,其中该第二组选定条件包括判定一停止时脉信号。14.一种用以在低负载期间降低时脉频率之装置,其包括:当一积体电路(IC)在一第一状态运作时,用于监视该积体电路的运作之构件,观察其是否满足一第一组选定条件,该积体电路具有复数个功能单元,当该积体电路在该第一状态运作时,该等复数个功能单元接收一具有一第一频率的时脉信号,该第一组选定条件系指示该积体电路的一低负载期;当满足该第一组选定条件时,用于使该积体电路在一第二状态运作的构件,其中在该第二状态,该时脉信号具有一小于该第一频率的第二频率;及用以追踪一可程式化宽限期的构件以触发该第一与第二状态之间之转换,其中宽限期之到期系包含于该第一组选定条件之中。15.如申请专利范围第14项之装置,其中该积体电路包括一处理器,该装置系嵌入该处理器中。16.如申请专利范围第15项之装置,其中该第一组选定条件包括:一由一二级快取记忆体判定的快取未中信号。17.如申请专利范围第16项之装置,其中该第一组选定条件进一步包括:一宽限期到期可允许处理一或多个待处理的储存操作。18.如申请专利范围第16项之装置,其中该第一组选定条件进一步包括:一宽限期到期可允许执行在一或多个保留站中等待的该等操作。19.如申请专利范围第16项之装置,其中该第一组选定条件进一步包括:一宽限期到期可允许该处理器完成一算术运算。20.如申请专利范围第16项之装置,进一步包括一或多个用于界定一或多个宽限期的计数器。21.如申请专利范围第20项之装置,其中该等一或多个计数器之至少之一可程式化。22.一种用以在低负载期间降低时脉频率之电路,其包括:一有限状态机(FSM),其具有一第一状态与一第二状态,当一积体电路(IC)中满足一第一组选定条件时,该FSM用以在该第二状态中操作;当该积体电路中满足一第二组选定条件时,该FSM用以在该第一状态中操作;该第一组选定条件指示该积体电路的一低负载期;一时脉信号产生器,用于产生一具有一第一频率的第一时脉信号;一闸控电路,其耦合至该FSM与该时脉信号产生器,当该FSM处于该第一状态时,该闸控电路用以输出一具有该第一频率的第二时脉信号,及当该FSM处于该第二状态时,该闸控电路用以输出具有一小于该第一频率的第二频率之该第二时脉信号;及一可程式化计数器,其耦合至该FSM以追踪一宽限期而触发该第一与第二状态之间之转移,其中该宽限期之到期系包含于第一组或第二组选定条件之一者中。23.如申请专利范围第22项之电路,其中该时脉信号产生器包括一锁相回路(PLL)。24.如申请专利范围第22项之电路,其中该积体电路包括一处理器,该电路系嵌入该处理器中。25.如申请专利范围第22项之电路,其中该闸控电路包括:一遮罩产生器,其耦合至该FSM及该时脉信号产生器,以产生一遮罩该第一时脉信号之选定时脉周期所用的遮罩信号;一逻辑电路,其耦合至该遮罩产生器及该时脉信号产生器,以输出作为该遮罩信号及该第一时脉信号之函数的该第二时脉信号。26.如申请专利范围第25项之电路,其中该逻辑电路包括:一第一逻辑闸极,其耦合至该遮罩产生器及该时脉信号产生器;及一第二逻辑闸极,其耦合至该第一逻辑闸极,并用以接收一停用信号,该停用信号使该第二逻辑闸极输出该第二时脉信号,其具有的一预先选定的逻辑位准与该第一时脉信号之逻辑位准无关。27.如申请专利范围第25项之电路,其中该闸控电路包括:一多工器,其具有:一输出埠,第一、第二与第三输入埠,及第一与第二控制引线;其中该多工器的该等第一与第三输入埠系耦合分别用以接收第一与第二参考信号,且该多工器的该第一控制引线系耦合用以接收一重置信号;一第一比较器,其具有一输出引线及第一与第二输入埠,该第一比较器的该输出引线及该第一输入埠系分别耦合至该多工器的该第二控制引线,及用以接收一第三参考信号;一第一暂存器,其具有一输入埠、一输出埠及一时脉端子,该第一暂存器的该输入埠与时脉端子系分别耦合至该多工器的该输出埠及该时脉信号产生器;一第二比较器,其具有一输出引线及第一与第二输入埠,该第二比较器的该等第一与第二输入埠系分别耦合用以接收一第四参考信号,及耦合至该第一暂存器的该输出埠;一增量电路,其具有一输入埠及一输出埠,该增量电路的该输入埠系耦合至该第一暂存器的该输出埠,该增量电路的该输出埠系耦合至该多工器的该第二输入埠及该第一比较器的该第二输入埠;及一第二暂存器,其具有一反相时脉端子、一输入引线及一输出引线,该第二暂存器的该反相时脉端子及该输入引线系分别耦合至该时脉信号产生器、该第二比较器的该输出引线。28.如申请专利范围第24项之电路,其中该处理器系耦合至一源同步滙流排。29.一种用以在低负载期间降低时脉频率之系统,其包括:一处理器,其具有一时脉频率控制单元(CFC)及复数个其他功能单元,当该CFC分别处于第一与第二状态时,该CFC用以向该等复数个其他功能单元提供第一与第二脉信号,该第一时脉信号具有一第一频率,在该第一状态期间,该第二时脉信号选择性具有该第一频率,及在该第二状态期间,该第二时脉信号具有一小于该第一频率的第二频率,该第二状态对应于该处理器运作期间中的一低负载期;其中该CFC单元包含一可程式化计数器以追踪一宽限期而触发该第一与第二状态之间之转移;一主记忆体;一唯读记忆体(ROM);及一滙流排,用以在该处理器、该主记忆体及该ROM之间转换资讯,该滙流排将在一滙流排频率运作。30.如申请专利范围第29项之系统,其中该第二频率等于该滙流排频率。31.如申请专利范围第29项之系统,其中该CFC单元包括:一有限状态机(FSM),其具有该等第一与第二状态,在该处理器的操作期间,当满足一第一组选定条件时,该FSM用以在该第二状态操作;在该处理器的操作期间,当满足一第二组选定条件时,该FSM用以在该第一状态操作;该第一组选定条件指示该低负载期;其中被该可程式化计数器追踪的宽限期之到期系包含于该第一组或第二组选定条件之一者中;一时脉信号产生器,用以产生该第一时脉信号;及一闸控电路,其耦合至该FSM与该时脉信号产生器,当该FSM处于该第一状态时,该闸控电路用于输出具有该第一频率的该第二时脉信号;及当该FSM处于该第二状态时,该闸控电路用于输出该第二时脉信号,该第二时脉信号具有的一第二频率小于该第一频率。32.如申请专利范围第31项之系统,其中该闸控电路包括:一遮罩产生器,其耦合至该FSM及该时脉信号产生器,以产生一遮罩该第一时脉信号之选定时脉周期所用的遮罩信号;一逻辑电路,其耦合至该遮罩产生器及该时脉信号产生器,以输出作为该遮罩信号及该第一时脉信号之函数的该第二时脉信号。33.如申请专利范围第31项之系统,其中该滙流排系一源同步滙流排。34.一种用以在低负载期间降低时脉频率之电路,其包括:一有限状态机(FSM),其具有一第一状态与一第二状态,当一积体电路(IC)中满足一第一组选定条件时,该FSM用以在该第二状态中操作;当该积体电路中满足一第二组选定条件时,该FSM用以在该第一状态中操作;该第一组选定条件指示该积体电路的一低负载期;一时脉信号产生器,用于产生一具有一第一频率的第一时脉信号;一闸控电路,其耦合至该FSM与该时脉信号产生器,当该FSM处于该第一状态时,该闸控电路用以输出一具有该第一频率的第二时脉信号,及当该FSM处于该第二状态时,该闸控电路用以输出具有一小于该第一频率的第二频率之该第二时脉信号;该闸控电路包括:一多工器,其具有:一输出埠,第一、第二与第三输入埠,及第一与第二控制引线;其中该多工器的该等第一与第三输入埠系耦合分别用以接收第一与第二参考信号,且该多工器的该第一控制引线系耦合用以接收一重置信号;一第一比较器,其具有一输出引线及第一与第二输入埠,该第一比较器的该输出引线及该第一输入埠系分别耦合至该多工器的该第二控制引线,及用以接收一第三参考信号;一第一暂存器,其具有一输入埠、一输出埠及一时脉端子,该第一暂存器的该输入埠与时脉端子系分别耦合至该多工器的该输出埠及该时脉信号产生器;一第二比较器,其具有一输出引线及第一与第二输入埠,该第二比较器的该等第一与第二输入埠系分别耦合用以接收一第四参考信号,及耦合至该第一暂存器的该输出埠;一增量电路,其具有一输入埠及一输出埠,该增量电路的该输入埠系耦合至该第一暂存器的该输出埠,该增量电路的该输出埠系耦合至该多工器的该第二输入埠及该第一比较器的该第二输入埠;及一第二暂存器,其具有一反相时脉端子、一输入引线及一输出引线,该第二暂存器的该反相时脉端子及该输入引线系分别耦合至该时脉信号产生器、该第二比较器的该输出引线。图式简单说明:图1为一方块图,说明依据本发明一项具体实施例,具有一时脉频率控制单元的电脑系统。图2为一流程图,说明依据本发明一项具体实施例,图1之系统的操作流程。图3为一方块图,说明依据本发明一项具体实施例,图1之时脉频率控制单元的实施方案。图4图示说明依据本发明一项具体实施例,图3之闸控电路的实施方案。图5为时序图,说明依据本发明一项具体实施例,图4之闸控电路的时序。图6示意说明依据本发明一项具体实施例,图4之遮罩产生器的实施方案。图7图示说明依据本发明一项具体实施例,与一源同步滙流排一起使用的图3之闸控电路的实施方案。