| 摘要 |
본 발명에서는 저항 감소를 토대로 최대 전류 값을 증가시키고, 캐패시턴스를 감소시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법이 개시된다. 일 예로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 상부에 형성된 제 2 도전형 매립층; 상기 제 2 도전형 매립층의 상부에 형성된 제 1 도전형 매립층; 상기 제 1 에피텍셜층, 제 2 도전형 매립층 및 제 1 도전형 매립층의 상부에 형성된 제 2 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 격리층 및 제 2 에피텍셜층의 표면에 형성된 절연막; 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자가 개시된다. |
