神经形态芯片的模拟器

摘要

本发明提出一种神经形态芯片的模拟器，包括：多个处理核和多个路由器，处理核包括：输入缓冲区；处理模块；树突计算单元包含内存阵列和N个模拟神经元，每个模拟神经元中包括M个轴突输入，树突计算单元将每个模拟神经元上每个位置的轴突输入和对应位置的突触权重进行相乘，累加相乘结果，将所有模拟神经元得到的累加结果组合起来作为其输出数据；胞体计算单元包括N个模拟神经元，每个模拟神经元将树突计算单元中乘加得到的结果与之前模拟神经元所累积的数值进行累加，当累加后的数值超过预设阈值时产生脉冲；输出缓冲区存储包含脉冲的数据包。本发明能够保障神经形态芯片设计过程的质量和效率，便于设计人员更快地设计更高质量的神经形态芯片。

主权项

一种神经形态芯片的模拟器，其特征在于，包括：多个处理核和多个路由器，所述多个处理核与所述多个路由器通过片上网络一一对应相连，其中，每个所述处理核包括：输入缓冲区，用于存储输入数据，其中，所述输入数据为预定的数据或来自其他处理核的数据；处理模块，所述处理模块用于从所述输入缓冲区中读取一组输入数据，并根据所模拟的目标神经元的计算类型对所述输入数据进行处理后得到一组M个目标轴突输入，其中，M为大于0的整数；树突计算单元，所述树突计算单元中包含N个模拟神经元和一个内存阵列，每个所述模拟神经元中包括M个轴突输入，所述内存阵列用于存储所述M个轴突输入的突触权重，所述树突计算单元用于将每个模拟神经元上每个位置的轴突输入和对应位置的突触权重进行相乘，并在所述模拟神经元上将每个位置的轴突输入和对应位置的突触权重相乘得到的结果进行累加，并将所有的模拟神经元经过上述乘加操作得到的结果组合起来作为所述树突计算单元的输出数据，其中，N为大于0的整数；胞体计算单元，所述胞体计算单元包括与所述树突计算单元对应的N个模拟神经元，每个所述模拟神经元将所述树突计算单元中乘加操作得到的结果与之前所述模拟神经元所累积的数值进行累加，当累加后的数值超过预设阈值时，所述模拟神经元产生一个脉冲；以及输出缓冲区，所述输出缓冲区用于存储包含所述脉冲的数据包，并根据N个模拟神经元之间的连接关系将所述脉冲发送到对应的目的地。