发明名称 一种可重构低功耗数字FIR滤波器
摘要 本发明涉及集成电路技术领域,特别涉及一种可重构低功耗数字FIR滤波器。本发明的FIR滤波器,包括串入并出模块、模式控制模块、系数存储模块、乘法单元动态开关模块、乘加运算模块和并入串出模块;主要通过所述模式控制模块接收串入并出模块输入的固定字长的数据,并在外部控制信号的控制下将滤波器置为配置模式或运算模式,配置模式用于对滤波器系数进行设定,然后通过所述乘法单元动态开关模块对每一阶的乘法运算单元进行判断,根据判断结果可取消乘法运算。本发明的有益效果为,可以根据需要配置系数,使滤波器能适用于不同的应用场景;通过动态地关闭一些对结果影响较小的乘法运算,能有效减小滤波器的动态功耗。本发明尤其适用于FIR滤波器。
申请公布号 CN104539263B 申请公布日期 2017.04.12
申请号 CN201410819918.9 申请日期 2014.12.25
申请人 电子科技大学 发明人 贺雅娟;贺彦铭;李金朋;万立;甄少伟;罗萍;张波
分类号 H03H17/02(2006.01)I 主分类号 H03H17/02(2006.01)I
代理机构 成都宏顺专利代理事务所(普通合伙) 51227 代理人 李玉兴
主权项 一种可重构低功耗数字FIR滤波器,包括串入并出模块、模式控制模块、系数存储模块、乘法单元动态开关模块、乘加运算模块和并入串出模块;所述串入并出模块的输入端接外部数据输入端,其输出端接模式控制模块的数据输入端;所述模式控制模块的控制信号输入端接运算使能信号和配置使能信号,模式控制模块的数据输出端接乘加运算模块的数据输入端和乘法单元动态开关模块的输入端,其系数输出端接系数存储模块的输入端;所述乘法单元动态开关模块的输出端接乘加运算模块;所述乘加运算模块的系数输入端接系数存储模块的输出端;所述乘加运算模块的输出端接并入串出模块的输入端;所述并入串出模块的输出端为滤波器的数据输出端;其中,所述串入并出模块用于将外部数据输入端输入的单个数据转换为固定字长的数据,然后输入到模式控制模块;所述模式控制模块接收串入并出模块输入的固定字长的数据,并在外部控制信号的控制下将滤波器置为配置模式或运算模式;所述系数存储模块用于接收模式控制模块输入的系数数据,存储滤波器每一阶的系数,其系数输出端接乘加运算模块;所述乘法单元动态开关模块用于对每一阶的乘法运算单元进行判断,根据判断结果保留或者取消乘法运算;所述乘法单元动态开关模块对每一阶的乘法运算单元进行判断的方法为将模式控制模块输入的数据与预设的阈值进行比较,若大于阈值则保留乘法运算,若小于阈值则取消乘法运算;所述乘加运算模块由25个部分积产生模块、1个华莱士树、1个移位累加模块组成;所述部分积产生模块接收16位数据和16位系数作为输入,用于在一个运算周期内,数据不变,系数每隔一个时钟周期整体右移一位,用系数最右位与整个数据相与,得到系数这一位所对应的部分积,则每个时钟周期会得到25个权重相同的部分积,所有的部分积输入到后级的华莱士树,经过华莱士树压缩后再输入到后级的移位累加模块中存起来;等到下一个时钟周期,系数又会右移一位,系数最右位更新,与运算之后得到新的25个部分积,这25个部分积的权重是上个周期的部分积的1/2,所以经过华莱士树压缩的结果不能直接移位累加器中存放的结果相加,而是先将原有结果进行移位,调整权重之后,再与新得到的部分积之和相加,保证权重的相同;相加的结果接续存放在移位累加模块中,等待下一个部分积相加结果的到来;16个时钟周期过后,16位系数的每一位都经过了求对应部分积、部分积压缩、移位累加三步运算;移位累加得到的结果已经把每一个权重的部分积都加了起来,得到25阶乘加运算的最终结果;所述并入串出模块用于将乘加运算模块输入的固定位宽的运算结果串行输出。
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