| 摘要 |
【課題】全デジタル位相同期ループを提供する。【解決手段】全デジタル位相同期ループは、デジタル信号を受信しデジタル信号を整数部（ＰＨＲ＿Ｉ）と小数部分（ＰＨＲ＿Ｆ）に分割する基準位相（ＰＨＲ）発生器と、制御信号を推定する推定器ブロック（２０）と、推定された制御信号と基準クロック信号（ＦＲＥＦ）を受信し、基準クロック信号と推定された制御信号を用いて遅延された基準クロック信号（ＦＲＥＦ＿ｄｌｙ）を得るデジタル−時間変換器（３０）と、遅延された基準クロック信号と所望のクロック信号の位相を受信し、小数位相誤差（ＰＨＥ＿Ｆ）を得る時間−デジタル変換器（４０）とを備え、推定器ブロックは、小数位相誤差を受信し小数位相誤差をゼロ平均を有する小数部のバージョンと相関をとり、相関された信号を生成し、相関された信号をその絶対値で乗算し、推定された制御信号を得るように乗算の結果を積分することで制御信号を決定する。【選択図】図２ |
