发明名称 | 一种基于FPGA软核采集ASCII形式数据的系统 | ||
摘要 | 本发明公开了一种基于FPGA软核采集ASCII形式数据的系统,该系统包括一块数字信号处理芯片和FPGA芯片;FPGA芯片中包括串口数据接收模块、先入先出缓冲区FIFO、软核、数据转换模块和第一双口RAM;串口数据接收模块接收外部输入的ASCII形式数据,并发送至FIFO中;在软核中创建第二双口RAM,第二双口RAM数据位为32位;软核读取FIFO中数据并行解析,提取所需信息,将该所需信息发送到第二双口RAM中;数据转换模块将所需信息从第二双口RAM中读取出来进行数据转换,并将转换结果存入第一双口RAM中;第一双口RAM与数字信号处理芯片相连接;数字信号处理芯片从第一双口RAM中读取上述转换结果,实现数字信号处理芯片对ASCII形式数据的接收。 | ||
申请公布号 | CN106502630A | 申请公布日期 | 2017.03.15 |
申请号 | CN201610877594.3 | 申请日期 | 2016.10.09 |
申请人 | 河北汉光重工有限责任公司 | 发明人 | 姚廷伟 |
分类号 | G06F9/30(2006.01)I | 主分类号 | G06F9/30(2006.01)I |
代理机构 | 北京理工大学专利中心 11120 | 代理人 | 高燕燕;仇蕾安 |
主权项 | 一种基于FPGA软核采集ASCII形式数据的系统,其特征在于,该系统包括一块数字信号处理芯片和FPGA芯片;所述FPGA芯片中包括串口数据接收模块、先入先出缓冲区FIFO、软核microblaze、数据转换模块和第一双口RAM;所述串口数据接收模块为在FPGA中创建的软件模块,用于接收外部输入的ASCII形式数据,并将该ASCII形式数据发送至FIFO中;所述FIFO在FPGA的IP核中创建,FIFO数据类型为8位,FIFO输出接口包括8位输出数据线、1位读数据线和1位非空数据线;所述microblaze具有10根GPIO口分别与FIFO的10根数据线一一对应连接;在microblaze中创建第二双口RAM,所述第二双口RAM数据位为32位;microblaze读取FIFO的非空数据线中电位,当FIFO中有数据时,FIFO非空数据线变为低电位,该低电位由microblaze获取后,microblzae通过对FIFO的读数据线进行置位,FIFO的读数据线置位后,microblaze通过FIFO的8位输出数据线读取FIFO中数据,microblaze将读取的数据进行解析,提取其中所需信息,将该所需信息发送到microblaze中的第二双口RAM中;所述数据转换模块将所需信息从第二双口RAM中读取出来,并将第二双口RAM中的所述所需信息进行数据位转换将32位数据转换为16位,将转换结果存入第一双口RAM中;所述第一双口RAM在FPGA的IP核中创建,第一双口RAM的数据位为16位;第一双口RAM与数字信号处理芯片相连接;所述数字信号处理芯片从第一双口RAM中读取上述转换结果,实现数字信号处理芯片对ASCII形式数据的接收。 | ||
地址 | 056028 河北省邯郸市联纺路32号 |