多线程处理器和容错多线程处理器

摘要

本实用新型涉及多线程处理器和容错多线程处理器。描述了使用在两个或多于两个不同的线程中运行的指令的时间和/或空间分离的容错多线程处理器。指令由两个或多于两个线程中的每个取出、解码并执行以针对两个或多于两个线程中的每个产生一个结果。然后使用比较硬件逻辑来比较这些结果，且如果在所得到的结果之间有不匹配，则错误或事件产生。该比较被在逐个指令基础上执行，使得错误被快速地识别(且因此可被解决)。

主权项

一种多线程处理器(100)，包括：调度器(105)，其包括引起程序中的指令由多个线程中的每个取出的硬件逻辑；执行级(109)，其包括输出端和用于执行所述指令的每个被取出的实例的硬件逻辑，所述输出端用于输出所述指令的多个结果，所述多个线程中的每个线程一个结果；以及比较硬件逻辑(115)，其包括用于存储所述指令的所述多个结果的一个或多个缓冲器(302)和连接到所述一个或多个缓冲器并被配置成对所述指令的存储的结果进行比较的比较器硬件逻辑(304)。