| 发明名称 | 半导体存储装置 | ||
| 摘要 | 由串联在第一电源和第二电源之间的第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)构成每一列上的存储单元电源电路(20)，存储单元电源输出第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)的接点电压。基于列选择信号和写入控制信号生成的控制信号输入第一P型MOS晶体管(MP1)的栅极端子，输入第一P型MOS晶体管(MP1)的栅极端子的信号的反相信号输入第二P型MOS晶体管(MP2)的栅极端子。 | ||
| 申请公布号 | CN103620687B | 申请公布日期 | 2017.02.15 |
| 申请号 | CN201280030947.6 | 申请日期 | 2012.09.05 |
| 申请人 | 株式会社索思未来 | 发明人 | 山上由展;小岛诚;里见胜治 |
| 分类号 | G11C11/413(2006.01)I | 主分类号 | G11C11/413(2006.01)I |
| 代理机构 | 中科专利商标代理有限责任公司 11021 | 代理人 | 李逸雪 |
| 主权项 | 一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于：所述存储单元电源电路由串联在第一电源和第二电源之间的第一P型MOS晶体管、第二P型MOS晶体管和第一N型MOS晶体管构成，所述存储单元电源输出所述第一P型MOS晶体管和所述第二P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号被输入所述第一P型MOS晶体管的栅极端子和所述第一N型MOS晶体管的栅极端子，所述第二P型MOS晶体管的栅极端子上连接有所述第一N型MOS晶体管的漏极端子。 | ||
| 地址 | 日本神奈川县 | ||