抵抗変化素子アレイのＤＤＲ互換性メモリ回路アーキテクチャ

摘要

【課題】抵抗変化素子アレイの高速メモリ回路アーキテクチャを提供する。【解決手段】抵抗変化素子のアレイは、行および列に編成され、各列は、１つのワードラインを提供され、かつ、各行は、２つのビットラインを提供される。抵抗変化素子の各行は、１対の参照素子と、１つのセンス増幅器とを含む。参照素子は、アレイ内で使用される抵抗変化素子におけるＳＥＴ状態に対応する抵抗と、ＲＥＳＥＴ状態に対応する抵抗との間の電気抵抗値を有する抵抗成分である。高速ＲＥＡＤオペレーションは、行のビットラインのうちの一方を、ワードラインにより選択される抵抗変化素子を介して放電し、かつ、同時にこの行のビットラインのうちのもう一方を、参照素子を介して放電し、２つのライン上の放電レートを、この行のセンス増幅器を用いて比較することによって実行される。【選択図】図４Ｂ