一种时钟占空比校正电路

摘要

本发明涉及集成电路中的时钟电路，具体为一种时钟占空比校正电路。本发明通过直接检测时钟信号的共模电平相对大小的方式实现对时钟信号占空比的检测，并在校正时钟的控制下，逐次逼近式完成对时钟信号占空比的校正；另外，在时钟信号占空比一次性校正完后，部分占空比校正相关的模块可关闭，降低了整个电路的功耗。本发明不仅有效简化了时钟占空比校正的设计难度，而且在保证占空比校正的精度、范围和可靠性的前提下，极大地降低了成本和功耗。

主权项

一种时钟占空比校正电路，包括第一延迟单元、第二延迟单元、校正模式选择模块、差分信号产生模块、占空比检测模块、比较器模块和校正逻辑模块，其特征在于：所述的第一延迟单元一端连接输入时钟信号，另一端连接校正模式选择模块；第一延迟单元的延迟时间由二进制控制码所控制延迟负载决定，当延迟控制位为低电平时，延迟负载和时钟路径断开，不对时钟信号产生延迟；当延迟控制位为高电平时，延迟负载和时钟路径连接，对时钟信号产生延迟；所述的第二延迟单元一端连接输入时钟信号，另一端连接校正模式选择模块；第二延迟单元与第一延迟单元在延迟负载全部断开情况下具有相同的延迟时间；所述的校正模式选择模块，其输入为第一、二延迟单元所输出的两同相时钟信号，输出为校正后的时钟信号；当校正模式选择控制字为高电平时，对输入的两同相时钟进行或逻辑操作；当校正模式选择控制字为低电平时，对输入的两同相时钟进行与逻辑操作；除所述的逻辑操作外，该模块的中的逻辑门对两同相时钟信号的占空比不引入额外的变化；所述的差分信号产生模块的输入即为校正模式选择模块的输出，由经过校正后的单相时钟信号产生差分时钟信号，并传给占空比检测模块检测时钟信号的占空比；并保证差分时钟的占空比没有额外的变化；所述的占空比检测模块的输入即为差分信号产生模块的输出，并对差分时钟信号进行滤波处理，得到差分时钟信号共模电平的相对大小；该共模电平的相对大小可表征时钟信号占空比的相对大小：当差分时钟信号的占空比等于50％时，则两共模电平大小相等；当差分时钟信号的占空比不等于50％时，共模电平较大的单相时钟其占空比较大，而共模电平较小的单相时钟其占空比较小，两共模电平的差值与两相时钟的占空比之差成正比；所述比较器模块的输入为占空比检测模块输出的两共模电平，其比较器为高精度比较器；比较器模块由校正时钟信号控制，时钟下降沿触发有效；其输出传给校正逻辑模块，同时比较器模块的输出受到校正逻辑模块所给出的校正模式选择信号的控制，并决定比较器的输出为比较器结果的同相输出或者反相输出；所述的校正逻辑模块的输入为比较器模块，输出的控制信号分别连接校正模式选择模块以及比较器模块，输出的延迟控制信号连接第一延迟单元；校正逻辑模块与比较器模块由同一个校正时钟进行控制，对比较器的输出进行采样，上升沿触发有效；在校正时钟的控制下，首先产生校正模式选择模块以及比较器模块的控制信号，之后在每个时钟上升沿到来时产生第一延迟单元延迟控制码的有效电平，由高位到低位逐次产生，配合上述的其他模块对时钟信号的占空比完成逐次逼近式的校正。