三维集成电路封装

摘要

本发明公开一种三维集成电路封装，其包含一封装基板，此具有一表面。此封装基板的表面上设有彼此电性连接的至少一集成电路芯片与至少一瞬时电压抑制芯片，其中集成电路芯片可以或无法抑制一瞬时电压。集成电路芯片与瞬时电压抑制芯片彼此独立，且互相堆栈于封装基板上。或者，集成电路芯片与瞬时电压抑制芯片一起通过一中介层设于封装基板上。

主权项

一种三维集成电路封装，其特征在于，包含：一封装基板，其具有一表面，且至少一集成电路芯片与至少一瞬时电压抑制芯片设于所述表面上，且彼此电性连接，所述集成电路芯片与所述瞬时电压抑制芯片互相独立；多个导电栓，其穿设于所述瞬时电压抑制芯片中；多个第一导电凸块，其设于所述表面的导电区域上，且每一所述第一导电凸块分别位于一所述导电栓下方，所述瞬时电压抑制芯片经由所述多个第一导电凸块与所述多个导电栓电性连接所述导电区域；以及多个第二导电凸块，每一所述第二导电凸块分别位于一所述导电栓上方，且所述集成电路芯片经由所述多个第一导电凸块、所述多个第二导电凸块与所述多个导电栓电性连接所述导电区域与所述瞬时电压抑制芯片；所述瞬时电压抑制芯片更包含：一P型半导体基板，所述多个导电栓设于所述P型半导体基板中；一P型井区，其设于所述P型半导体基板中，且一第一P型重掺杂区与一第一N型重掺杂区设于所述P型井区中；以及一N型井区，其设于所述P型半导体基板中，且一第二P型重掺杂区与一第二N型重掺杂区设于所述N型井区中，又所述P型井区与所述N型井区彼此独立。