| 摘要 |
【課題】ＩＣチップの面積の増大を抑制しつつ、書き込み電圧や接地電位の持ち上がり等の外的ノイズによるＥＰＲＯＭのビット反転への耐性を向上させる。【解決手段】ＩＣチップ１０上には、第１接地配線ライン１３と、第１接地配線ライン１３との接続箇所１３ａから延在した第２接地配線ライン１５とが二重に配置される。同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうち一方のＥＰＲＯＭ１ａのソースは第２接地配線ライン１５に接続され、他方のＥＰＲＯＭ１ｂのソースは第１接地配線ライン１３に接続される。同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのドレインはすべて書き込み電圧ライン１４に電気的に接続される。ＯＲ回路４は、同一のデータを記憶する２つ以上のＥＰＲＯＭ１のデータの論理和をメモリ回路の１ビット分のデータとして出力する。これらの２つ以上のＥＰＲＯＭ１およびＯＲ回路４はＩＣチップ１０上の互いに近い位置に配置される。【選択図】図１ |
