用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法

摘要

本发明公开涉及用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法。刻面本征缓冲半导体材料通过选择性外延而淀积在源极沟槽和漏极沟槽的侧壁上。刻面邻接栅极隔离片的外部侧壁在其处邻接源极沟槽或漏极沟槽的侧壁的每条边缘。随后淀积掺杂的半导体材料，以填充源极沟槽和漏极沟槽。掺杂的半导体材料可以淀积成使得本征缓冲半导体材料的刻面延伸并且所淀积的掺杂的半导体材料的内部侧壁在源极沟槽和漏极沟槽每一个当中融合。掺杂的半导体材料可以随后向上生长。刻面本征缓冲半导体材料部分允许掺杂剂在刻面角落附近更大的向外扩散，同时抑制掺杂剂在统一宽度的区域中扩散，由此抑制短通道效应。

主权项

一种形成半导体结构的方法，包括：在半导体衬底中形成具有垂直侧壁的沟槽，其中所述垂直侧壁从所述半导体衬底的顶表面向下延伸；通过第一选择性外延工艺在所述沟槽的所述垂直侧壁和底表面上淀积应力生成半导体材料以形成应力生成半导体材料部分，其中所述应力生成半导体材料部分的每个垂直部分都具有刻面表面，所述刻面表面朝着对应垂直侧壁的边缘倾斜向上并且在所述边缘处与所述对应垂直侧壁的最上面部分邻接；及通过原位掺杂选择性外延工艺在所述应力生成半导体材料部分上淀积掺杂的半导体材料以形成掺杂的半导体材料部分，其中所述沟槽被所述应力生成半导体材料部分和所述掺杂的半导体材料部分填充。