| 发明名称 |
A TIMING VIOLATION RESILIENT ASYNCHRONOUS TEMPLATE |
| 摘要 |
비동기식 회로는 단일-레일 로직 데이터 경로; 하나 이상의 오류-검출 래치; 오류-검출 래치를 제어하는 컨트롤러; 및 지연선을 포함한다. 컨트롤러와 지연선은 오류-검출 래치가 오류가 발생했는지 여부를 표시할 때 이전에 제어된 오류-검출 래치의 출력이 유효할 수 있도록 하나 이상의 다른 컨트롤러와 통신하도록 협력할 수 있다. |
| 申请公布号 |
KR20170005437(A) |
申请公布日期 |
2017.01.13 |
| 申请号 |
KR20167033692 |
申请日期 |
2015.05.04 |
| 申请人 |
유니버시티 오브 써던 캘리포니아 |
发明人 |
비렐 피터 에이;브로이어 멜빈;쳉 벤마오;핸드 딜런 |
| 分类号 |
H03K19/096;G06F17/50;H03K3/037;H03K19/003 |
主分类号 |
H03K19/096 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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