用于数字化相位差的电路、PLL电路及用于其的方法

摘要

本发明公开了一种锁相环(PLL)电路。PLL电路包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差来生成差分信号；数字化差分生成器，耦合至检测电路，并且被配置为基于差分信号来生成控制码；以及DCO，被配置为响应于数字化差分生成器的控制码而生成DCO输出信号；其中检测电路、数字化差分生成器和DCO形成闭合环路并且减小了DCO输出信号与参考时钟信号之间的相位差。还公开了相关的方法和电路。

主权项

一种锁相环(PLL)电路，包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码；以及DCO，被配置为响应于所述数字化差分生成器的控制码而生成DCO输出信号；其中，所述检测电路、所述数字化差分生成器和所述DCO形成闭合环路并且减小所述DCO输出信号与所述参考时钟信号之间的相位差。