数字锁相环中的硬件延迟补偿

摘要

本发明涉及数字锁相环中的硬件延迟补偿。在数字锁相环中包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自该第一SDCO的输出相位和频率值作出响应以合成所述时钟信号，硬件延迟是通过对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟相位值来补偿的。将经合成的时钟信号相位值与从PLL环得到的反馈相位值进行比较以生成用于修改经合成的时钟信号或其派生物的补偿值。

主权项

数字锁相环(PLL)，包括：PLL环，所述PLL环包括：用于对参考信号进行采样以生成参考信号相位值的第一相位采样器，响应于控制值来生成锁定到所述参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)，用于将所述参考信号相位值与从所述PLL环得到的反馈相位值进行比较以生成相位误差值的第一相位比较器，以及用于对所述误差相位值进行滤波以得到所述控制值的环路滤波器；硬件实现的受控振荡器，所述硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成时钟信号，所述经合成的时钟信号或其派生物易遭受硬件延迟；以及硬件延迟补偿环，所述硬件延迟补偿环包括用于对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟信号相位值的第二相位采样器、用于将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于对所述经合成的时钟信号或其派生物进行修改以补偿所述硬件延迟的补偿值的第二相位补偿器。