为了降低的功耗的错误分析电路的并行化

摘要

存储器器件（例如闪存器件）包括功率有效码字错误分析电路。该电路分析存储器器件的存储器中存储的码字以在码字被传送到从存储器请求这些码字的主机设备之前定位和校正码字中的错误。该电路包括具有降低的复杂性（例如降低的门计数）的高度并行配置，控制器可以致使该高度并行配置在大多数情况下进行错误分析。该电路还包括具有较低并行配置的更大复杂性的分析部分，该控制器可以致使该分析部分较不频繁地进行错误分析。因为更复杂的分析部分较不频繁地运行，该错误分析电路与对于错误分析电路的现有设计相比可以提供极大的功耗节省。

主权项

一种存储器器件，包括：错误搜索部分，配置为对于经受分析的码字中的错误进行测试，该错误搜索部分包括：低并行化电路配置，其并行地估算错误定位子测试的‘r’个实例；以及高并行化电路配置，其并行地估算该错误定位子测试的‘s’个实例；其中‘r’<‘s’，其中，所述错误定位子测试包括错误定位子多项式，且其中，所述高并行化电路配置被配置为跨越比所述低并行化电路配置更少的、错误定位子多项式的项来估算错误定位子多项式；以及控制器，与该错误搜索部分通信，该控制器配置为：获得该经受分析的码字的错误计数；当该错误计数超过并行化阈值时，利用该低并行化电路配置搜索错误；以及当该错误计数未超过该并行化阈值时，利用该高并行化电路配置搜索错误。