用于测试事务性执行状态的指令和逻辑

摘要

本申请公开了用于测试事务性执行状态的指令和逻辑。公开了用于测试事务性执行状态的新颖指令、逻辑、方法和装置。实施例包括解码用于开始事务性区域的第一指令。响应于该第一指令，产生用于一组架构状态寄存器的检查点，并追踪来自与该第一指令相关联的事务性区域中的处理元件的存储器访问。然后解码用于检测该事务性区域的事务性执行的第二指令。响应于解码第二指令而执行操作，以确定第二指令的执行上下文是否在该事务性区域之内。然后响应于第二指令而更新第一标志。在一些实施例中，响应于第二指令，可选地更新寄存器，和/或可选地更新第二标志。

主权项

一种处理器，包括：多个多线程核；所述多个多线程核中的一个或多个用于进行多个线程的指令的乱序指令执行，所述多个多线程核中的一个或多个包括：指令取出逻辑，用于取出所述多个线程中的一个或多个的指令；指令解码单元，用于解码所述指令；寄存器重命名逻辑，用于重命名寄存器组内的一个或多个寄存器；指令高速缓存，用于高速缓存待执行的指令；数据高速缓存，用于高速缓存数据；二级(L2)高速缓存单元，用于高速缓存指令和数据；检查点逻辑，用于响应于发起包括事务性存储器操作的事务性执行区域的第一指令，设置架构状态的检查点；事务跟踪逻辑，用于确定所述事务性执行区域的所述事务性存储器操作是否导致冲突，所述事务跟踪逻辑用于响应于确定存在冲突来调节一个或多个标志；用于在确定不存在冲突之后提交所述事务性存储器操作或回滚至设置有检查点的架构状态的逻辑。