一种多目标的高速debug电路

摘要

本发明提供一种多目标的高速debug电路，包括多核CPU系统、时间信息单元、时间信息控制单元、debug信息采集单元、ATB协议转化单元、ATB混合单元、接口控制单元、配置总线以及协议解析单元；由时间信息单元为多核CPU系统的每个CPU和cache电路带上时间信息，再依次通过debug信息采集单元、ATB协议转化单元，所述ATB协议转化单元、ATB混合单元和接口控制单元将debug信息导出至芯片的可观测IO；所述协议解析单元通过配置总线分别控制所有模块。本发明可以实现多核cpu之间的交互设置多核cpu之间的信息交互输出,同时除了指令指针外,还可以实时打印处理的输出和cpu状态.完全可以满足当前高速发展的高性能soc芯片的需求。

主权项

一种多目标的高速debug电路，其特征在于：包括一多核CPU系统、复数个时间信息单元、一时间信息控制单元、复数个debug信息采集单元、复数个ATB协议转化单元、一ATB混合单元、一接口控制单元、配置总线以及一协议解析单元；所述多核CPU系统包括复数个CPU和一cache电路，每个CPU和cache电路均分别连接一所述时间信息单元和一debug信息采集单元；所述时间信息控制单元分别连接复数个时间信息单元、ATB混合单元和接口控制单元；所述复数个debug信息采集单元均对应连接一ATB协议转化单元，所述复数个ATB协议转化单元均通过所述ATB混合单元和接口控制单元依次连接至芯片的可观测IO；所述协议解析单元通过所述配置总线分别连接所述复数个时间信息单元、所述复数个debug信息采集单元、所述ATB混合单元以及所述接口控制单元。