发明名称 |
带隙基准电路 |
摘要 |
本发明涉及一种带隙基准电路,其包括,一基准电压源VREF,所述基准电压源VREF拉伸门电压V_REG实现内部预稳压,并形成内部预稳压电路;一带隙核心电路,所述带隙核心电路设有提高电源抑制比的自偏置共源共栅放大电路;一负反馈电路,所述负反馈电路为所述带隙核心电路提供一个经过稳压后的电源电压VDD;一启动电路,所述启动电路在工作开始时拉伸所述基准电压源VREF使得所述自偏置共源共栅放大电路正常工作。本发明的带隙基准电路通过负反馈电路为带隙核心电路提供一个经过稳压后的电源电压,同时在内部采用自偏置共源共栅放大电路来提高电源抑制比,节省了面积和功耗。 |
申请公布号 |
CN104122918B |
申请公布日期 |
2016.06.29 |
申请号 |
CN201310150190.0 |
申请日期 |
2013.04.26 |
申请人 |
中国科学院深圳先进技术研究院 |
发明人 |
姚爱萍;张金勇;王磊 |
分类号 |
G05F1/56(2006.01)I |
主分类号 |
G05F1/56(2006.01)I |
代理机构 |
深圳市科进知识产权代理事务所(普通合伙) 44316 |
代理人 |
宋鹰武 |
主权项 |
一种带隙基准电路,其特征在于:其包括,一基准电压源VREF,所述基准电压源VREF拉伸门电压V_REG实现内部预稳压,并形成内部预稳压电路;一带隙核心电路,所述带隙核心电路设有提高电源抑制比的自偏置共源共栅放大电路;所述带隙核心电路还包括第一电阻R1、第二电阻R2、第一双极性晶体管Q1、与第一双极性晶体管Q1共同联接基极的第二双极性晶体管Q2以及第三双极性晶体管Q3;所述自偏置共源共栅放大电路设有晶体管M1、M2、M3、M4、M5、M6、M7、M8以及第三电阻R3和第四电阻R4,通过第三电阻R3和第四电阻R4的电压为晶体管M2、M3、M4、M5、M6、M7以及M8提供偏置电压;一负反馈电路,所述负反馈电路为所述带隙核心电路提供一个经过稳压后的电源电压VDD;一启动电路,所述启动电路在工作开始时拉伸所述基准电压源VREF使得所述自偏置共源共栅放大电路正常工作;所述启动电路设有晶体管MS1、MS2、MS3、MS4以及MS5,开始上电时,若电路处于零偏置状态,基准电压源VREF为低电平,MS2关断,MS4导通,通过MS4和MS5组成的电流镜,使电流流入第三电阻R3,从而使电路进入正常工作状态,基准电压源VREF逐渐增大后,MS2开启,将启动电路关断。 |
地址 |
518055 广东省深圳市南山区西丽大学城学苑大道1068号 |