用于使DRAM和MRAM访问交错的存储器控制器和方法

摘要

本申请涉及用于使DRAM和MRAM访问交错的存储器控制器和方法。描述了用于使不同等待时间和页面尺寸的易失性和非易失性存储器交错的存储器控制和方法，其中，单个DDR3存储器控制器与许多存储器模块通信，其至少包括与例如动态随机存取存储器(DRAM)的易失性存储器集成在不同序列或通道中的例如自旋扭矩磁随机存取存储器的非易失性存储器。

主权项

一种存储器系统，包括：易失性存储器，包括易失性存储器阵列，其中在对所述易失性存储器的激活操作期间，所述易失性存储器被配置为从所述易失性存储器阵列读取一页易失性数据并将该页易失性数据存储在所述易失性存储器的数据仓库锁存器中；非易失性存储器，包括非易失性存储器阵列，其中在对所述非易失性存储器的激活操作期间，所述非易失性存储器被配置为从所述非易失性存储器阵列读取一页非易失性数据并将该页非易失性数据存储在所述非易失性存储器的数据仓库锁存器中，其中所述非易失性存储器的激活等待时间比所述易失性存储器的激活等待时间长；耦合到所述易失性存储器和所述非易失性存储器的共享数据总线；耦合到所述易失性存储器和所述非易失性存储器的共享地址总线；以及耦合到所述共享数据总线和所述共享地址总线的存储器控制器，所述存储器控制器被配置为：发起在所述易失性存储器和所述非易失性存储器中的激活操作，包括从所述存储器控制器通过所述共享地址总线向所述易失性存储器和所述非易失性存储器二者都发送用于所述激活操作的地址；以及发起对所述易失性存储器和所述非易失性存储器的读取操作，其中所述存储器控制器被配置为通过所述共享数据总线接收用于对所述易失性存储器和所述非易失性存储器的读取操作的数据。