一种SoC系统的总线结构

摘要

本发明涉及计算机领域，公开了一种SoC系统的总线结构。本发明中，包含：系统总线(以下简称为sys_bus)、动态内存存取总线(以下简称为dram_bus)、静态内存存取总线(以下简称为sram_bus)；dram_bus和sram_bus分别连通至sys_bus，sys_bus上挂接嵌入式处理器；dram_bus上挂接动态随机存取存储器DRAM，挂接于dram_bus上的第一类模块对DRAM进行直接的访问存取；sram_bus上挂接静态随机存取存储器SRAM，挂接于sram_bus上的第二类模块对SRAM进行直接的访问存取；其中，第一类模块的数据存取的容量需求大于第二类模块的数据存取的容量需求，第二类模块的数据响应速率的速度需求高于第一类模块的数据响应速率的速度需求。本发明的实施方式能够为对传输速率要求高且具有高效传输特性的大型系统提供一种总线架构。

主权项

一种SoC系统的总线结构，其特征在于，包含：系统总线sys_bus、动态内存存取总线dram_bus、静态内存存取总线sram_bus；所述dram_bus和所述sram_bus分别连通至所述sys_bus，所述sys_bus上挂接嵌入式处理器；所述dram_bus上挂接动态随机存取存储器DRAM，挂接于所述dram_bus上的第一类模块对所述DRAM进行直接的访问存取；所述sram_bus上挂接静态随机存取存储器SRAM，挂接于所述sram_bus上的第二类模块对所述SRAM进行直接的访问存取；其中，所述第一类模块的数据存取的容量需求大于所述第二类模块的数据存取的容量需求，所述第二类模块的数据响应速率的速度需求高于所述第一类模块的数据响应速率的速度需求。