发明名称 多相位延迟锁定回路
摘要 一种多相位延迟锁定回路,包括第一延迟锁定回路、时脉边缘合成电路、第二延迟锁定回路、复制延迟电路以及逻辑选择电路。该第一延迟锁定回路将一输入的具有一第一时脉周期的第一时脉信号切分成N个相位延迟单元。时脉边缘合成电路将第一时脉信号当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一第二时脉信号。该第二延迟锁定回路将第二时脉信号的第二时脉周期切分为N个相位延迟单元。逻辑选择电路选择第一延迟锁定回路以及复制延迟电路的时间延迟量。第一延迟锁定回路以第一延迟单元对第一时脉信号进行相应的相位延迟,及该复制延迟电路复制第二延迟单元对第一延迟锁定回路输出的第一时脉信号进行相应的相位延迟。
申请公布号 CN105634474A 申请公布日期 2016.06.01
申请号 CN201410603484.9 申请日期 2014.10.31
申请人 天钰科技股份有限公司 发明人 李天健;郑又文
分类号 H03L7/06(2006.01)I 主分类号 H03L7/06(2006.01)I
代理机构 深圳市赛恩倍吉知识产权代理有限公司 44334 代理人 汪飞亚
主权项 一种多相位延迟锁定回路,包括第一延迟锁定回路、时脉边缘合成电路、第二延迟锁定回路、复制延迟电路以及逻辑选择电路,其特征在于:该第一延迟锁定回路将外部输入的一第一时脉信号的第一时脉周期切分成N个第一相位延迟单元,得到每个第一相位延迟单元为<img file="FDA0000598503750000011.GIF" wi="65" he="129" />倍第一时脉周期的时间延迟量;该时脉边缘合成电路将第一时脉信号当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一个具有第二时脉周期的第二时脉信号,该第二时脉周期等于所述第一时脉周期的<img file="FDA0000598503750000012.GIF" wi="131" he="121" />倍;该第二延迟锁定回路将该第二时脉信号的第二时脉周期切分为N个第二相位延迟单元,得到每个第二延迟单元为<img file="FDA0000598503750000013.GIF" wi="129" he="126" />倍所述第一时脉周期的时间延迟量;该逻辑选择电路根据需要的相位延迟时间,选择第一延迟锁定回路的第一时间延迟量以及复制延迟电路的第二时间延迟量,以控制第一延迟锁定回路以及复制延迟电路先后对所述第一时脉信号进行相应的相位延迟;该第一延迟锁定回路根据该第一时间延迟量以第一相位延迟单元对所述第一时脉信号进行相应的相位延迟,并将该延迟后的第一时脉信号输出至复制延迟电路;及该复制延迟电路复制所述第二延迟锁定回路的第二延迟单元,并根据所述第二时间延迟量对第一延迟锁定回路输出的第一时脉信号以该第二延迟单元进行相应的相位延迟并输出。
地址 中国台湾新竹科学工业园区笃行路6-8号3楼