半导体线路结构及其制作工艺

摘要

本发明公开一种半导体线路结构及其制作工艺，其制作工艺步骤包含提供一基底，该基底包含一目标层与一硬掩模层、在该硬掩模层上形成图形化的大小内核体群组、在该基底与该些大小内核体上共形地形成一间隙壁材质层、在间隙壁材质层的沟槽中形成多个填充体、进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层、以该些填充体为掩模进行一第二蚀刻制作工艺图形化该硬掩模层、以及，以该图形化硬掩模层为掩模进行一第三蚀刻制作工艺图形化该导体层。

主权项

一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：提供一基底，该基底上依序包含目标层与硬掩模层；在该硬掩模层上形成一图形化的材料层，该图形化的该材料层具有多个特征单元，每一该特征单元中包含多个小内核体与多个大内核体，该些大内核体分别位于该些小内核体的两侧，其中该些小内核体均具有第一宽度且彼此间隔一第一间距排列，在小内核体同一侧的该些大内核体均具有第二宽度且彼此间隔一第二间距排列；其中位于该些小内核体一侧的该大内核体与相邻的该小内核体相隔该第一间距，位于该些小内核体另一侧的该大内核体与相邻的该小内核体相隔该第二间距，其中该第一间距与该第二间距不相等；在该硬掩模、该些小内核体、以及该些大内核体上共形地形成一间隙壁材质层，且该间隙壁材质层上具有多个沟槽，各该沟槽分别位于两相邻的内核体之间；在该些沟槽内分别填入一填充材质，以形成多个填充体；用该些填充体为掩模进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层，以形成多个小填充体以及大填充体，其中一个小填充体与一个大填充体分别形成于该些小内核体的两侧并且分别位于相邻的该小内核体与该大内核体之间；用该些小内核体以及该些小填充体为掩模进行一第二蚀刻制作工艺，以图形化该硬掩模层成为多个彼此间隔排列的小硬掩模体，同时用该些大内核体以及该些大填充体为掩模以图形化该硬掩模层成为多个大硬掩模体，其中该些大硬掩膜体分别位于该些小硬掩膜体的两侧；分别在该些大硬掩模体上覆盖一光致抗蚀剂；以及以该些小硬掩模体、该些大硬掩模体、以及该光致抗蚀剂为掩模进行一第三蚀刻制作工艺，以至少由两侧的该大硬掩模体刻蚀成二选择栅，并且至少由该小硬掩模体刻蚀成设在该二选择栅之间的字符线。