集成电路结构的形成方法

摘要

本发明提供一种集成电路结构的形成方法，该方法包括下列步骤：提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一填沟材料填入该沟槽，其中第一填沟材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一填沟材料的第一上表面，直到露出图案化元件的上表面；沉积第二填沟材料，其中第二填沟材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二填沟材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。

主权项

一种集成电路结构的形成方法，包括下列步骤：提供一半导体基底；形成多个栅极条于该半导体基底上，其中所述多个栅极条之间具有沟槽，且其中该集成电路结构包括一图案密集区与一图案疏离区，所述多个栅极条于该图案密集区的图案密度大于该图案疏离区；形成一接触蚀刻停止层，其具有第一部分直接位于所述多个栅极条上及第二部分位于该沟槽中；以第一内层介电层填入该沟槽中，其中该第一内层介电层具有第一上表面，其高于所述多个栅极条的上表面；以第一内层介电层填入该沟槽之后，立即进行第一化学机械研磨，直到该第一内层介电层的第一上表面不高于该接触蚀刻停止层的第一部分的上表面，其中在该图案疏离区的该第一内层介电层的该第一上表面具有一碟化区域；沉积第二内层介电层于该第一内层介电层、该碟化区域与所述多个栅极条上，其中该第二内层介电层具有第二上表面，其高于所述多个栅极条的上表面，且该第一内层介电层的第一上表面高于该第二内层介电层的第二上表面；以及进行第二化学机械研磨，直到露出该栅极条的上表面以及直到该栅极条的上表面与该第二内层介电层的一第三上表面共平面。