一种基于晶面选择的三应变SOI Si基BiCMOS集成器件及制备方法

摘要

本发明公开了基于晶面选择的三应变SOI Si基BiCMOS集成器件及制备方法，其过程为：制备SOI衬底；连续生长N-Si、P-SiGe、N-Si层，淀积介质层，制备集电区浅槽隔离和基区浅槽隔离，光刻集电区并磷离子注入，形成集电极接触区和基极接触区，形成SiGe HBT器件；在NMOS器件区刻蚀深槽，选择性生长晶面为（100）的应变Si外延层，制备应变Si沟道NMOS器件；在PMOS器件有源区，选择性生长晶面为（110）的应变SiGe外延层，制备压应变SiGe沟道PMOS器件；构成基于晶面选择的三应变SOI Si基BiCMOS集成器件及电路。本发明充分利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料空穴迁移率高于体Si材料以及迁移率各向异性的特点，基于SOI衬底，制备出了性能增强的平面BiCMOS集成电路。

主权项

一种基于晶面选择的三应变SOI Si基BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：第一步、选取两片Si片，一块是N型掺杂浓度为1～5×10¹⁵cm^‑3的Si(110)衬底片，作为上层基体材料，另一块是P型掺杂浓度为1～5×10¹⁵cm^‑3的Si(100)衬底片，作为下层基体材料，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100～200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3；第四步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为20～60nm的SiGe层，作为基区，该层Ge组分为15～25％，掺杂浓度为5×10¹⁸～5×10¹⁹cm^‑3；第五步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为100～200nm的N型Si层，作为发射区，该层掺杂浓度为1×10¹⁷～5×10¹⁷cm^‑3；第六步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第七步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105～205nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第八步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO₂层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成集电极接触区域；第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成基极接触区域，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT；第十步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600～750℃，在(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^‑3；第二层是厚度为1.3～2.1nm的P型SiGe渐变层，该层底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×10¹⁵cm^‑3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×10¹⁷cm^‑3；第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×10¹⁷cm^‑3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO₂；第十一步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻PMOS器件区域，利用化学汽相淀积(CVD)方法，在600～750℃，在PMOS器件有源区上沿(110)晶面，选择性外延生长两层材料：第一层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25％，掺杂浓度为0.5～5×10¹⁷cm^‑3，作为PMOS器件的沟道；第二层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；第十二步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，将深槽内表面全部覆盖，最后淀积SiO₂将深槽内填满，形成深槽隔离；第十三步、在300～400℃，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO₂层，厚度为6～10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积(CVD)方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly‑SiGe作为栅电极，Ge组分为10～30％；光刻MOS器件栅介质与栅多晶，形成栅极；第十四步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的N型轻掺杂源漏结构(N‑LDD)区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的P型轻掺杂源漏结构(P‑LDD)区域；第十五步、利用化学汽相淀积(CVD)方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO₂层，用干法刻蚀掉这层SiO₂，形成NMOS器件和PMOS器件栅极侧墙；第十六步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区、漏区和栅极；第十七步、在整个衬底上用化学汽相淀积(CVD)方法，在600～800℃，淀积300～500nm厚的SiO₂层；光刻出引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS器件和双极器件电极金属接触；溅射金属，光刻引线，构成导电沟道为22～45nm的基于晶面选择的三应变SOI Si基BiCMOS集成器件。