| 发明名称 | 具有迟滞功能的时间数字转换电路 | ||
| 摘要 | 本实用新型提供了一种具有迟滞功能的时间数字转换电路，包括：延迟模块，对输入时钟信号进行延迟；其包括第一延迟线DLY1和第二延迟线DLY2；所述第一延迟线中每个延迟模块的延迟时间τ<sub>1</sub>长于第二延迟线中每个延迟模块的延迟时间τ<sub>2</sub>；以及一编码模块，包含一与门链、触发器以及迟滞链；所述输入时钟信号和经过第一延迟线DLY1延迟后的时钟信号经过与门相与，若所述与门输出高电平信号，则触发器锁存该高电平信号；同时，所述迟滞链将时钟信号的延迟时间由τ<sub>1</sub>替换为τ<sub>2</sub>。本实用新型提供了一种具有迟滞功能的时间数字转换电路，时间数字转换电路在进行相位比较时，具有了迟滞功能，提高了整体电路输出信号的稳定性。 | ||
| 申请公布号 | CN205039800U | 申请公布日期 | 2016.02.17 |
| 申请号 | CN201520761978.X | 申请日期 | 2015.09.29 |
| 申请人 | 厦门优迅高速芯片有限公司 | 发明人 | 彭慧耀 |
| 分类号 | H03L7/08(2006.01)I | 主分类号 | H03L7/08(2006.01)I |
| 代理机构 | 厦门市首创君合专利事务所有限公司 35204 | 代理人 | 杨依展 |
| 主权项 | 一种具有迟滞功能的时间数字转换电路，其特征在于包括：延迟模块，对输入时钟信号进行延迟；其包括第一延迟线DLY1和第二延迟线DLY2；所述第一延迟线中每个延迟模块的延迟时间τ<sub>1</sub>长于第二延迟线中每个延迟模块的延迟时间τ<sub>2</sub>；以及一编码模块，包含一与门链、触发器以及迟滞链；所述输入时钟信号和经过第一延迟线DLY1延迟后的时钟信号经过与门相与，若所述与门输出高电平信号，则触发器锁存该高电平信号；同时，所述迟滞链将时钟信号的延迟时间由τ<sub>1</sub>替换为τ<sub>2</sub>。 | ||
| 地址 | 361000 福建省厦门市软件园二期观日路52号402 | ||